基于cpld的pwm控制設(shè)計(jì)\r\n采用vhdl.verilog語言設(shè)計(jì)\r\n對(duì)大家比較有用
標(biāo)簽： verilog cpld vhdl pwm
上傳時(shí)間： 2013-08-20
上傳用戶：sk5201314
很好的幾個(gè)FPGA工程，對(duì)提高FPGA設(shè)計(jì)有一定的幫助（注：代碼為Verilog編寫）。
標(biāo)簽： Verilog FPGA 工程 設(shè)計(jì)實(shí)例
上傳時(shí)間： 2013-08-21
上傳用戶：英雄
基于verilog的fir濾波，并帶matlab仿真
標(biāo)簽： verilog fir 濾波
上傳用戶：qiaoyue
用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過
標(biāo)簽： verilog 串口 收發(fā) 數(shù)據(jù)
上傳用戶：lixinxiang
這是一個(gè)關(guān)于晶震的一個(gè)verilog 源代碼,希望對(duì)新手有用
標(biāo)簽： verilog 源代碼
上傳時(shí)間： 2013-08-23
上傳用戶：大灰狼123456
arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對(duì)學(xué)習(xí)arm和FPGA開發(fā)有幫助。
標(biāo)簽： verilog fpga arm9 arm
上傳用戶：xlcky
這是我寫的一個(gè)關(guān)于fpga verilog的程序希望有對(duì)初學(xué)著有幫助
標(biāo)簽： verilog fpga 程序
上傳用戶：gundamwzc
Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
標(biāo)簽： Verilog DDS 正弦信號(hào)發(fā)生器 模塊
上傳時(shí)間： 2013-08-28
上傳用戶：asdfasdfd
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM
標(biāo)簽： verilog I2c 編寫 協(xié)議
上傳時(shí)間： 2013-08-31
上傳用戶：csgcd001
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