印刷電路板（PCB ）設(shè)計(jì)佈局指南，主要應(yīng)用註釋
上傳時(shí)間： 2021-11-30
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58.8V7A.設(shè)計(jì)筆記 UCC38051D(SOIC-8) PFC 功率拓?fù)湓O(shè)計(jì)
上傳時(shí)間： 2021-12-04
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基于Verilog-HDL語(yǔ)言的時(shí)鐘設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
標(biāo)簽： verilog hdl
上傳時(shí)間： 2021-12-20
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采用用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
標(biāo)簽： verilog
上傳時(shí)間： 2022-05-22
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【fibonacci運(yùn)算 用Dev-C++編譯】 學(xué)習(xí)，把學(xué)習(xí)到的東西以C語(yǔ)言的方式實(shí)現(xiàn)。
上傳時(shí)間： 2016-09-19
上傳用戶：royzhangsz
Smarty 入門(mén) 不過(guò)因?yàn)橛嗅槍?duì)舊有的內(nèi)容做一些小調(diào)整，所以這次把它放回到自己的 Blog 裡。 序言 剛開(kāi)始接觸樣版引擎的 PHP 設(shè)計(jì)師，聽(tīng)到 Smarty 時(shí)，都會(huì)覺(jué)得很難。其實(shí)筆者也不例外，碰都不敢碰一下。但是後來(lái)在剖析 XOOPS 的程式架構(gòu)時(shí)，開(kāi)始發(fā)現(xiàn) Smarty 其實(shí)並不難。只要將 Smarty 基礎(chǔ)功練好，在一般應(yīng)用上就已經(jīng)相當(dāng)足夠了。當(dāng)然基礎(chǔ)能打好，後面的進(jìn)階應(yīng)用也就不用怕了。 這次的更新，主要加上了一些概念性的東西，當(dāng)然也有一些進(jìn)階的技巧。不過(guò)這些也許早已深入大家的程式之中，如果有更好的觀點(diǎn)，也歡迎大家能夠回饋。
標(biāo)簽： Smarty
上傳時(shí)間： 2014-12-01
上傳用戶：鳳臨西北
FPGA片內(nèi)FIFO讀寫(xiě)測(cè)試Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫(xiě)操作。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時(shí)鐘 input rst_n //復(fù)位信號(hào)，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫(xiě)數(shù)據(jù)wire wr_en; //FIFO寫(xiě)使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數(shù)據(jù)wire full; //FIFO滿信號(hào) wire empty; //FIFO空信號(hào) wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產(chǎn)生FIFO寫(xiě)入的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開(kāi)始寫(xiě)FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產(chǎn)生FIFO讀的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開(kāi)始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
標(biāo)簽： fpga fifo verilog quartus
上傳時(shí)間： 2021-12-19
上傳用戶：20125101110
采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2013-07-06
上傳用戶：也一樣請(qǐng)求
本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時(shí)間： 2013-07-21
上傳用戶：ve3344
基于Verilog hdl語(yǔ)言的SRAM讀寫(xiě)控制
標(biāo)簽： Verilog SRAM 讀寫(xiě) 控制
上傳時(shí)間： 2013-06-07
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