本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設計代碼并能 夠進行一些簡單設計的Verilog HDL建模。
上傳時間： 2017-04-08
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verilog語言學習，講述基本語法以及代碼，提供例子供各位學習
標簽： verilog
上傳時間： 2020-10-24
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FPGA采樣AD9238數據并通過VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說明,FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號為 AN9238，最大采樣率 65Mhz，精度為12 位。實驗中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來，我們可以用更加直觀的方式觀察波形，是一個數字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上傳時間： 2021-10-27
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神經網絡在智能機器人導航系統中的應用研究1神經網絡在環境感知中的應 用 對環境 的感 知 ，環境模型 妁表示 是非常重要 的。未 知 環境中的障礙物的幾何形狀是不確定的，常用的表示方浩是 槽格法。如果用冊格法表示范圍較大的工作環境，在滿足 精度要求 的情況下，必定要占用大量的內存，并且采用柵 格法進行路徑規劃，其計算量是相當大的。Kohon~n自組織 神經瞬絡為機器人對未知環境的蒜知提供了一條途徑。 Kohone~沖經網絡是一十自組織神經網絡，其學習的結 果能體現出輸入樣本的分布情況，從而對輸入樣本實現數 據壓縮 。基于 網絡 的這些特 性，可采 用K0h0n曲 神經元 的 權向量來表示 自由空間，其方法是在 自由空間中隨機地選 取坐標點xltl【可由傳感器獲得】作為網絡輸入，神經嘲絡通 過對大量的輸八樣本的學習，其神經元就會體現出一定的 分布形 式 學習過程如下：開 始時網絡的權值隨機地賦值 ， 其后接下式進行學 習： ， 、 Jm(，)+叫f)f，)一珥ff)) ∈N，(f) (，) VfeN．(f1 其 中M(f1：神經元 1在t時刻對 應的權值 ；a(∽ 謂整系 數 ； (『l網絡的輸八矢量；Ⅳ()：學習的 I域。每個神經元能最 大限度 地表示一 定 的自由空間 。神經 元權 向量的最 小生成 樹可以表示出自由空問的基本框架。網絡學習的鄰域 (，) 可 以動 態地 定義 成矩形 、多邊 形 。神經 元數量 的選取取 決 于環境 的復雜度 ，如果神 經元 的數量 太少 ．它們就 不能 覆 蓋整十空間，結果會導致節點穿過障礙物區域 如果節點 妁數量太大 ．節點就會表示更多的區域，也就得不到距障 礙物的最大距離。在這種情況下，節點是對整個 自由空間 的學 習，而不是 學習最 小框架空 間 。節 點的數 量可 以動態 地定義，在每個學習階段的結柬．機器人會檢查所有的路 徑．如檢鍘刊路徑上有障礙物 ，就意味著沒有足夠的節點 來 覆蓋整 十 自由窯 間，需要增加 網絡節點來 重新學 習 所 138一 以為了收斂于最小框架表示 ，應該采用較少的網絡 節點升 始學習，逐步增加其數量。這種方法比較適臺對擁擠的'E{= 境的學習，自由空間教小，就可用線段表示；若自由空問 較大，就需要由二維結構表示 。 采用Kohonen~沖經阿絡表示環境是一個新的方法。由 于網絡的并行結構，可在較短的時間內進行大量的計算。并 且不需要了解障礙物的過細信息．如形狀、位置等 通過 學習可用樹結構表示自由空問的基本框架，起、終點問路 徑 可利用樹的遍 歷技術報容易地被找到 在機器人對環境的感知的過程中，可采用人】：神經嘲 絡技術對 多傳 感器的信息進 行融臺 。由于單個傳感器僅能 提 供部分不 完全 的環境信息 ，因此只有秉 甩 多種傳感器 才 能提高機器凡的感知能力。 2 神經 網絡在局部路徑規射中的應 用 局部路徑 規刪足稱動吝避碰 規劃 ，足以全局規荊為指 導 利用在線得到的局部環境信息，在盡可能短的時問內
上傳時間： 2022-02-12
上傳用戶：qingfengchizhu
Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在//PC機上安裝一個串口調試工具來驗證程序的功能。//程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控//制器，10個bit是1位起始位，8個數據位，1個結束//位。串口的波特律由程序中定義的div_par參數決定，更改該參數可以實//現相應的波特率。程序當前設定的div_par 的值是0x145，對應的波特率是//9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間//劃分為8個時隙以使通信同步.//程序的工作過程是：串口處于全雙工工作狀態，按動key1，FPGA/CPLD向PC發送“21 EDA"//字符串（串口調試工具設成按ASCII碼接受方式）；PC可隨時向FPGA/CPLD發送0-F的十六進制
標簽： verilog hdl cpld 串口通訊 quartus
上傳時間： 2022-02-18
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本書重點介紹硬件設計描述和驗證語言 system verilog的基本語法及其在功能驗證上的應 用；書中以功能驗證為主線，講述基本的驗證流程、高級驗證技術和驗證方法學，以 system verilog為基礎結合石頭、剪刀、布的應用實例，重點闡述了如何采用 system verilog實現 隨機激勵生成、功能覆蓋率驅動驗證、斷言驗證等多種高級驗證技術；最后，通過業界流行 的開放式驗證方法學 OVM介紹如何在驗證平臺中實現可重用性。
標簽： system verilog
上傳時間： 2022-05-12
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本書以單級放大器、運算放大器以及數模轉換器數為重點，介紹模擬集成電路的基本概念、工作原理和分析方法，特別是全面系統地介紹了模擬集成電路的仿真技術，是模擬集成電路分析、設計和 仿真的入門書。 全書共分 10 章和 7 個附錄。第 1 章介紹模擬集成電路的發展與設計方法。第 2、3 章介紹單級放 大器、電流鏡和差分放大器等基本模擬電路的原理。第 4 章是電路噪聲分析計算與仿真。第 5 章介紹 運算放大器的工作原理與分析、仿真方法。第 6、7 章以雙端輸入單端輸出運算放大器以及全差分運算 放大器為例，介紹運算放大器的設計仿真方法；第 8、9 章以帶隙電壓基準和電流基準電路為例，介紹 了參考電壓源和電流源的設計方法，其中對溫度補償技術作了詳細分析；第 10 章為模擬與數字轉換電 路（ADC），重點介紹了 ADC 的概念與工作原理以及采用 Verilog-A 語言進行系統設計的方法。本書 的附錄全面介紹了模擬集成電路設計的軟件環境以及仿真技術。 本書可作為高等院校集成電路設計相關專業工程碩士的教材，也可以作為本科生和研究生的教 材，并可供模擬集成電路工程師參考。
標簽： 模擬集成電路
上傳時間： 2022-06-02
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微弱信號檢測的目的是從噪聲中提取有用信號，或用一些新技術和新方法來提高檢測系統輸出信號的信噪比。本文簡要分析了常用的微弱信號檢測理論，對小波變換的微弱信號檢測原理進行了進一步的分析。然后提出了微弱信號檢測系統的軟硬件設計，在闡述了系統的整體設計的基礎上，對電路所選芯片的結構和性能進行了簡單的介紹，選用了具有14位分辨率的4路并行A/D轉換器AD7865作為模數轉換器，且選用Xilinx公司的Spartan-3系列FPGA邏輯器件作為控制器，控制整個系統的各功能模塊。同時，利用FPGA設計了先入先出存儲器，充分利用系統資源，降低了外圍電路的復雜度，為電路調試及制板帶來了極大的方便，且提升了系統的采集速度和集成度。系統的軟件設計采用Verilog HDL語言編程，在Xilinx ISE軟件開發平臺上完成編譯和綜合，并選用ModelSim SE 6.0完成了波形仿真。關鍵詞：微弱信號檢測；信號調理：FPGA：AD7865；Verilog HDL信息時代需要獲取許多有用的信息，多數科學研究及工程應用技術所需的信息都是通過檢測的方法來獲取的。若被檢測的信號非常微弱，就很容易被噪聲湮沒，那么很難有效的從噪聲中檢測出有用信號。微弱信號在絕對意義上是指信號本身非常微弱，而在相對意義上是指信號相對于強背景噪聲而言的非常微弱，也就是指信噪比極低。人們進行長期的研究工作來檢測被噪聲所覆蓋的微弱信號，分析噪聲產生的原因以及規律，且研究被測信號的特點、相關性以及噪聲統計特性，從而研究出從背景噪聲中檢測有用信號的方法。1微弱信號檢測（Weak Signal Detection）技術2.3.41主要是提高信號的信噪比，從噪聲中檢測出有用的微弱信號。對于這些微弱的被測量（如：微振動、微流量、微壓力、微溫差、弱光、弱磁、小位移、小電容等），大多數都是利用相應的傳感器將微弱信號轉換為微弱電流或者低電壓，再經過放大器將其幅度放大到預期被測量的大小。
標簽： 微弱信號檢測
上傳時間： 2022-06-18
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本論文以西安電子科技大學電路CAD所的科研項目“電源管理類集成電路關鍵技術理論研究與設計”為背景，設計了一款高性能降壓型DC-DC和LDO雙路輸出控制器XD8912.論文首先對電源管理技術的現狀以及發展趨勢作了介紹；隨后分析了線性穩壓器及開關穩壓器的基本結構和工作原理，并對電壓模降壓型PWM DC-DC的原理及其環路穩定性做了深入的研究；最后詳細介紹了XD8912的設計過程，包括芯片性能系統規劃、特性分析、電路實現以及仿真驗證。XD8912不僅集成了大電流、高效率的電壓模降壓型PWM控制器，而且也集成了小電流、低噪聲的線性穩壓控制器，可以為高性能顯卡、主板等設備供電。芯片采用同步整流技術，避免了肖特基二極管的使用，大大提高了芯片的工作效率。芯片內部設計了微調電路提高了電壓基準的精度。設計了內部頻率補償電路取代芯片外部的補償電容，有效提高了芯片的集成度。另外，芯片還集成了完備的保護電路，包括過溫保護、欠壓保護、過流保護等.文中對XD8912的系統及主要功能模塊進行了詳細的分析，并基于0.6um BCD工藝，利用Viewdraw，Hspice等EDA軟件，完成了電路的設計和前仿真驗證仿真結果表明，電路功能和性能指標均已達到設計要求。
上傳時間： 2022-06-23
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CCD（電荷耦合器）攝像頭基本知識現在科學級的攝像頭比前幾年更尖端， 應用領域也更廣了。在生物科學領域，從顯微鏡、分光光度計到膠文件、化學放光探測系統， 都用到了CCD 的攝像頭。但是很多研究工作者對CCD 的指標仍云里霧里。下面對CCD 的一些常見指標進行表述。常見的CCD 一般指： CCD 攝像頭和插在電腦的采集卡區別數字攝像頭與模擬攝像頭所有CCD 芯片都屬于模擬的設備。當圖像進入計算機是數字的。如果信號在攝像頭、采集卡兩部分完成數字化的，這個CCD 被認為是模擬CCD。數字攝像頭事實上是由內置于攝像頭的數字化設備完成數字化過程， 這樣可以減少圖像噪音。與模擬攝像頭相比， 數字攝像頭提高了攝像頭的信噪比、增加攝像頭的動態范圍、最大化圖像灰度范圍。科學級的絕大多數的CCD 芯片都是由Kodak、Sony、SIT 制造。評價CCD 的基本指標信噪比SNR 真實體現攝像頭的檢測能力。所有的CCD 攝像頭的廠家為提高攝像頭的性能， 都盡力使信號（可達到滿井電子的數目） 最大同時盡可能減少噪音。
上傳時間： 2022-06-23
上傳用戶：xsr1983
