一個很好用的 lcd 時鐘程序 C語言 #include<reg51.h> #include<stdio.h> //定義計時器0 的重裝值 #define RELOAD_HIGH 0x3C #define RELOAD_LOW 0xD2 //定義按鍵彈跳時間 #define DB_VAL //定義設置模式的最大時間間隔 #define TIMEOUT 200 //定義游標位置常數 #define HOME 0 #define HOUR 1 #define MIN 2 #define SEC 3
標簽： include define RELOAD stdio
上傳時間： 2014-12-19
上傳用戶：zukfu
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現了《電子線路設計• 測試• 實驗》課程中多功能數字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數字形式顯示時、分、秒的時間，小時計數器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設置年月日），秒表（包括開始、暫停和清零）。
標簽： Cyclone Verilog Altera 144C
上傳時間： 2015-09-27
上傳用戶：1051290259
類神經網路，MLP程式碼，可以計算多層架構之類神經網路運算~C
標簽：
上傳時間： 2013-12-28
上傳用戶：txfyddz
灰色理論下之最基本操作元，灰生成之matlab源碼，可很快計算出數據各階之生成結果
標簽： 基本操作
上傳時間： 2013-12-01
上傳用戶：aappkkee
SDRAM控制器Verilog員代碼，數據鏈路模塊，完成和頂層模塊的數據交換
標簽： Verilog SDRAM 控制器 代碼
上傳時間： 2014-01-13
上傳用戶：mhp0114
本書在高階技術(尤涉作業系統核心)方面居崇高位,不少名書也常推薦此書以補不足。本書基本以作業系統觀念為主，輔以範例驗證之。讀者群設定在具備32位元Windows程式經驗者。"Richter在實作技巧是位高手。諸君，試安裝本書所附光碟片你就知道了，我只能用華麗兩字來形容。"
標簽： 系統 核心 方面
上傳時間： 2014-01-25
上傳用戶：zjf3110
一個SDH中最基本傳輸模塊STM-1的幀頭檢測器，verilog編程實現
標簽： SDH STM 傳輸模塊 幀
上傳時間： 2014-12-20
上傳用戶：hasan2015
小弟撰寫的類神經pca對圖片的壓縮與解壓縮,對來源圖片training過後,可使用該張圖像的特性(eigenvalue和eigenvetex)來對別張圖解壓縮,非常有趣的方式,再設定threashold時注意時值不要過大,因為這牽涉inverse matrex的計算.
標簽： eigenvalue eigenvetex threashol training
上傳時間： 2015-12-02
上傳用戶：wpwpwlxwlx
Verilog實現的DDS正弦信號發生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數據通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： Verilog DDS 正弦信號發生器 模塊
上傳時間： 2013-12-09
上傳用戶：epson850
在微型計算機系統中, CPU與外部的基本通信方式有兩種,一種是并行通信即數據的各位同 時傳送,其優點是傳輸速度較快,但數據有多少位就需要多少條傳送線 而串行通信中數據一位一位順序傳 送,能節省傳送線. 用Verilog HDL語言實現了串并、并串通信接口之間的轉換
標簽： 傳送 數據 CPU 微型計算機
上傳時間： 2013-12-24
上傳用戶：aysyzxzm
蟲蟲下載站版權所有 京ICP備2021023401號-1
