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VerILog

VerILogHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VerILogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

很好的幾個FPGA工程設計實例，VerILog編寫

很好的幾個FPGA工程，對提高FPGA設計有一定的幫助（注：代碼為VerILog編寫）。

標簽： VerILog FPGA 工程設計實例

上傳時間： 2013-08-21

上傳用戶：英雄
基于VerILog的fir濾波

基于VerILog的fir濾波，并帶matlab仿真

標簽： VerILog fir 濾波

上傳時間： 2013-08-21

上傳用戶：qiaoyue
通過VerILog HDL語言使用CPLD連接PS2鍵盤

通過VerILog HDL語言使用CPLD連接PS2鍵盤.

標簽： VerILog CPLD HDL PS2

上傳時間： 2013-08-21

上傳用戶：1583060504
用VerILog實現(xiàn)的串口收發(fā)數(shù)據(jù)程序

用VerILog實現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過

標簽： VerILog 串口收發(fā) 數(shù)據(jù)

上傳時間： 2013-08-21

上傳用戶：lixinxiang
FPGA VerILog

FPGA VerILog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用

標簽： VerILog FPGA

上傳時間： 2013-08-22

上傳用戶：longlong12345678
jepg VerILog example

jepg VerILog example

標簽： example VerILog jepg

上傳時間： 2013-08-22

上傳用戶：旗魚旗魚
這是一個關于晶震的一個VerILog 源代碼,希望對新手有用

這是一個關于晶震的一個VerILog 源代碼,希望對新手有用

標簽： VerILog 源代碼

上傳時間： 2013-08-23

上傳用戶：大灰狼123456
arm9_fpga2_VerILog是一個可以綜合的用VerILog寫的arm9的ip軟核

arm9_fpga2_VerILog是一個可以綜合的用VerILog寫的arm9的ip軟核，對學習arm和FPGA開發(fā)有幫助。

標簽： VerILog fpga arm9 arm

上傳時間： 2013-08-23

上傳用戶：xlcky
這是我寫的一個關于fpga VerILog的程序希望有對初學著有幫助

這是我寫的一個關于fpga VerILog的程序希望有對初學著有幫助

標簽： VerILog fpga 程序

上傳時間： 2013-08-23

上傳用戶：gundamwzc
多個VerILog和vhdl程序例子

多個VerILog和vhdl程序例子，可以作為初學者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼

標簽： VerILog vhdl 程序

上傳時間： 2013-08-26

上傳用戶：athjac

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VerILog

很好的幾個FPGA工程設計實例，VerILog編寫

基于VerILog的fir濾波

通過VerILog HDL語言使用CPLD連接PS2鍵盤

用VerILog實現(xiàn)的串口收發(fā)數(shù)據(jù)程序

FPGA VerILog

jepg VerILog example

這是一個關于晶震的一個VerILog 源代碼,希望對新手有用

arm9_fpga2_VerILog是一個可以綜合的用VerILog寫的arm9的ip軟核

這是我寫的一個關于fpga VerILog的程序希望有對初學著有幫助

多個VerILog和vhdl程序例子