在EDA的MAX+PLUS II開發環境下用VHDL編寫的全加器
標簽： PLUS VHDL EDA MAX
上傳時間： 2016-06-14
上傳用戶：tzl1975
用VHDL編寫的一個出租車計費器，起步6元計2公里，此后每半公里計0.8元，停車等待每2.5分計0.8元。通過仿真，但未下載到CPLD測試
標簽： VHDL 編寫 出租車計費器
上傳時間： 2016-06-18
上傳用戶：asddsd
基于VHDL高級綜合的水下航行器自控系統集成設計研究，資料詳盡，有全套源碼，絕對真實！
標簽： VHDL 自控系統 集成設計
上傳時間： 2014-01-10
上傳用戶：asasasas
雙向控制全加器的VHDL實現 內含ISE工程文件
標簽： VHDL ISE 控制 全加器
上傳時間： 2014-01-22
上傳用戶：cjl42111
用VHDL語言編寫的串口通訊器，按串口232協議編寫。
標簽： VHDL 語言 編寫 串口
上傳時間： 2016-06-28
上傳用戶：ma1301115706
一個可實現多倍（次）分頻器VHDL源代碼設計
標簽： VHDL 分頻器 源代碼
上傳時間： 2014-01-27
上傳用戶：2467478207
37個經典的VHDL程序。有比較器、七段譯碼器、狀態機等。
標簽： VHDL 程序 比較器 狀態
上傳時間： 2016-07-13
上傳用戶：541657925
VHDL寫的8B10B編碼解碼器的實現，在Xilinx平臺通過驗證。
標簽： 8B10B VHDL 編碼解碼器
上傳時間： 2016-07-16
上傳用戶：D&L37
基于VHDL的LS138譯碼器的實現 一個很簡單的程序
標簽： VHDL 138 LS 譯碼器
上傳時間： 2016-07-25
上傳用戶：anng
這是一個利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真圖的 請叫站長聯系我
標簽： PULL VHDL MAX 全加器
上傳時間： 2016-07-30
上傳用戶：asdkin
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