這是Actel 的FPGA的譯碼器的VHDL源代碼。
標(biāo)簽： Actel FPGA VHDL 譯碼器
上傳時間： 2013-08-10
上傳用戶：大灰狼123456
工程中使用的一段資源管理vhdl程序,有簡單的分頻代碼等，希望能給你幫助
標(biāo)簽： vhdl 工程 分頻 代碼
上傳用戶：sxdtlqqjl
FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計方法 fpga中的微程序設(shè)計 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實現(xiàn)數(shù)字邏 一種使用fpga設(shè)計的DRAM控制器 用cpld器件實現(xiàn)24位同步計數(shù)器的設(shè)計
標(biāo)簽： FPGAcpld fpga EDA 結(jié)構(gòu)分析
上傳用戶：yph853211
通過VHDL語言進(jìn)行數(shù)字信號處理的FIR操作，可以很好的實現(xiàn)濾波功能，有很好的作用，
標(biāo)簽： VHDL FIR 語言 數(shù)字信號處理
上傳時間： 2013-08-11
上傳用戶：gundan
FPGA，vhdl語言的學(xué)習(xí)資料；\r\nFPGA的簡單設(shè)計\r\ndds的設(shè)計
標(biāo)簽： FPGA vhdl 語言
上傳用戶：lili123
利用一塊芯片完成除時鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設(shè)計具有體積小、設(shè)計周期短（設(shè)計過程中即可實現(xiàn)時序仿真）、調(diào)試方便、故障率低、修改升級容易等特點
標(biāo)簽： CPLD VHDL 數(shù)字邏輯 器件
上傳用戶：hn891122
FPGA串口界面調(diào)試程序,用VHDL語言實現(xiàn)
標(biāo)簽： FPGA VHDL 串口 調(diào)試
上傳用戶：362279997
介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法，詳細(xì)敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA實現(xiàn)。
標(biāo)簽： VHDL 嵌入式 全數(shù)字 鎖相環(huán)路
上傳用戶：yare
CPLD VHDL 數(shù)碼管程序 流水燈程序 時鐘程序CPLD VHDL 數(shù)碼管程序 流水燈程序 時鐘程序
標(biāo)簽： CPLD VHDL 數(shù)碼管 程序
上傳用戶：huang111
基于CPLD和VHDL的電子密碼鎖設(shè)計，畢業(yè)論文的PDF格式，可以參考一下
標(biāo)簽： CPLD VHDL 電子密碼鎖
上傳用戶：qoovoop
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