利用LWIP做的STM32的網(wǎng)口程序，這是ST公司提供的官方例程
標(biāo)簽： lwIP
上傳時(shí)間： 2019-07-02
上傳用戶：zycmic
用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過了，可以在modelsim上運(yùn)行察看
標(biāo)簽： rtl 網(wǎng)卡芯片
上傳時(shí)間： 2019-12-06
上傳用戶：木瓜呱呱呱
ALIENTEK 戰(zhàn)艦ENC28J60 LWIP和UIP補(bǔ)充例程
標(biāo)簽： ALIENTEK ENC28J60 LWIP
上傳時(shí)間： 2021-09-22
上傳用戶：stf1983
lwip適配gd32協(xié)議棧，已應(yīng)用于gd32 303 MCU上。
標(biāo)簽： lwip gd32 適配 協(xié)議棧
上傳時(shí)間： 2021-09-24
上傳用戶：linuxp
前不久接到一個(gè)客戶的問題。在 H743 上需要通過 UDP 發(fā)送大的數(shù)據(jù)包，涉及到 IP 分包的問題。他們?cè)跍y(cè)試的過程中遇到了 只要發(fā)送 6KB 的 UDP 數(shù)據(jù)包就會(huì)出現(xiàn) hardfault 的問題。拿到這個(gè)問題的時(shí)候，調(diào)試得到了和客戶一樣的現(xiàn)象，程序進(jìn)入 hardfault，并且是由 Lwip 協(xié)議棧的 ip_reass_free_complete_datagram 函數(shù)觸發(fā)。后經(jīng)過一番調(diào)試，搞清楚了問題的原 因，要說清楚，我們得先來看看 Lwip 中 IP 分包的實(shí)現(xiàn)
上傳時(shí)間： 2022-03-06
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嵌入式TCPIP協(xié)議棧LWIP的并發(fā)性能優(yōu)化共66頁這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
標(biāo)簽： 嵌入式 tcp/ip協(xié)議 lwip
上傳時(shí)間： 2022-03-10
上傳用戶：slq1234567890
基于FreeRTOS的lwip協(xié)議棧的移植與測(cè)試
標(biāo)簽： freertos lwip協(xié)議
上傳時(shí)間： 2022-03-20
上傳用戶：qingfengchizhu
電子書-RTL Design Style Guide for Verilog HDL540頁A FF having a fixed input value is generated from the description in the upper portion of Example 2-21. In this case, ’0’ is output when the reset signal is asynchronously input, and ’1’ is output when the START signal rises. Therefore, the FF data input is fixed at the power supply, since the typical value ’1’ is output following the rise of the START signal. When FF input values are fixed, the fixed inputs become untestable and the fault detection rate drops. When implementing a scan design and converting to a scan FF, the scan may not be executed properl not be executed properly, so such descriptions , so such descriptions are not are not recommended. recommended.[1] As in the lower part of Example 2-21, be sure to construct a synchronous type of circuit and ensure that the clock signal is input to the clock pin of the FF. Other than the sample shown in Example 2-21, there are situations where for certain control signals, those that had been switched due to the conditions of an external input will no longer need to be switched, leaving only a FF. If logic exists in a lower level and a fixed value is input from an upper level, the input value of the FF may also end up being fixed as the result of optimization with logic synthesis tools. In a situation like this, while perhaps difficult to completely eliminate, the problem should be avoided as much as possible.
標(biāo)簽： RTL verilog hdl
上傳時(shí)間： 2022-03-21
上傳用戶：canderile
該文檔為利用SystemverilogUVM搭建SOC及ASIC的RTL的驗(yàn)證環(huán)境講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-04-12
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網(wǎng)絡(luò)實(shí)驗(yàn)2 LWIP帶UCOS操作系統(tǒng)移植
標(biāo)簽： lwip ucos 操作系統(tǒng)
上傳時(shí)間： 2022-04-19
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