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Pll

鎖相環(huán)(Pll: Phase-locked loops)是一種利用反饋控制原理實(shí)現(xiàn)的頻率及相位的同步技術(shù)，其作用是將電路輸出的時(shí)鐘與其外部的參考時(shí)鐘保持同步。當(dāng)參考時(shí)鐘的頻率或相位發(fā)生改變時(shí)，鎖相環(huán)會(huì)檢測(cè)到這種變化，并且通過(guò)其內(nèi)部的反饋系統(tǒng)來(lái)調(diào)節(jié)輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

  • Pll電路

    Pll電路

    標(biāo)簽： Pll 電路

    上傳時(shí)間： 2013-08-01

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  • Pll電路-3.8M.zip

    專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G Pll電路-3.8M.zip

    標(biāo)簽： Pll 3.8 zip 電路

    上傳時(shí)間： 2013-06-09

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  • 鎖相環(huán)Pll原理與應(yīng)用.rar

    鎖相環(huán)Pll原理與應(yīng)用教程，講的通俗易懂

    標(biāo)簽： Pll 鎖相環(huán)

    上傳時(shí)間： 2013-07-12

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  • Pll-MB1504-ASM.rar

    Pll芯片MB1504編程參考（匯編）Pll芯片MB1504編程參考（匯編）Pll芯片MB1504編程參考（匯編）Pll芯片MB1504編程參考（匯編）

    標(biāo)簽： Pll-MB 1504 ASM

    上傳時(shí)間： 2013-07-12

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  • 基于FPGA和Pll的函數(shù)信號(hào)發(fā)生器時(shí)鐘部分的實(shí)現(xiàn)

    基于FPGA和Pll的函數(shù)信號(hào)發(fā)生器時(shí)鐘部分的實(shí)現(xiàn)

    標(biāo)簽： FPGA Pll 函數(shù)信號(hào)發(fā)生器 時(shí)鐘

    上傳時(shí)間： 2013-08-08

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  • XS128之鎖相環(huán)Pll

    XS128之鎖相環(huán)Pll

    標(biāo)簽： 128 Pll XS 鎖相環(huán)

    上傳時(shí)間： 2013-12-20

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  • 使用時(shí)鐘Pll的源同步系統(tǒng)時(shí)序分析

    使用時(shí)鐘Pll的源同步系統(tǒng)時(shí)序分析一）回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說(shuō)的飛行時(shí)間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過(guò)仿真結(jié)果的后處理得來(lái)。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過(guò)互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對(duì)應(yīng)輸出端的測(cè)試負(fù)載電路，測(cè)試負(fù)載延時(shí)如圖示Rising，F(xiàn)alling。通過(guò)這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。

    標(biāo)簽： Pll 時(shí)鐘 同步系統(tǒng) 時(shí)序分析

    上傳時(shí)間： 2013-11-05

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  • Altera可重配置Pll使用手冊(cè)0414-3

    Altera可重配置Pll使用手冊(cè)0414-3。

    標(biāo)簽： Altera 0414 Pll 可重配置

    上傳時(shí)間： 2013-11-08

    上傳用戶：秦莞爾w

  • 可重配置Pll使用手冊(cè)

    本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內(nèi)嵌的增強(qiáng)型可重配置Pll在不同的輸入時(shí)鐘頻率之間的動(dòng)態(tài)適應(yīng)，其目的是通過(guò)提供Pll的重配置功能，使得不需要對(duì)FPGA進(jìn)行重新編程就可以通過(guò)軟件手段完成Pll的重新配置，以重新鎖定和正常工作。

    標(biāo)簽： Pll 可重配置 使用手冊(cè)

    上傳時(shí)間： 2013-11-30

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  • Altera可重配置Pll使用手冊(cè)0414-3

    Altera可重配置Pll使用手冊(cè)0414-3。

    標(biāo)簽： Altera 0414 Pll 可重配置

    上傳時(shí)間： 2013-10-17

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