viterbi 硬判決譯碼，基本實現(xiàn)了（2，1，9）卷積碼的硬判決譯碼，用modelsim RTL仿真通過
標簽： viterbi 譯碼
上傳時間： 2016-12-02
上傳用戶：秦莞爾w
本文介紹了基于Win32 API的VC++串口編程。給出了WIN32中打開串口、配置串口、超時設(shè)置、事件設(shè)置和讀、寫關(guān)閉串口的函數(shù)或結(jié)構(gòu)體，隨后舉了一個利用WIN API進行串口通信的例子。
標簽： 32 串口 Win API
上傳時間： 2014-01-03
上傳用戶：asdkin
Verilog作業(yè) ：自己寫的源碼輸入，補碼輸出的，由狀態(tài)機控制的四位加法器，為保證時序，加法器模塊為超前近位加法器，包含測試臺，通過 Modelsim 、Synplify仿真。
標簽： Verilog 源碼 輸入
上傳時間： 2014-01-21
上傳用戶：zm7516678
Verilog-RISC CPU 代碼 實現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計方法。該程序通過了modelsim仿真驗證。 北航
標簽： Verilog-RISC RISC CPU cpu
上傳時間： 2016-12-25
上傳用戶：han_zh
I2C總線Verilog源代碼描述，ModelSim仿真
標簽： Verilog I2C 總線 源代碼
上傳時間： 2013-12-25
上傳用戶：koulian
本算法基于leon2協(xié)處理器接口標準，內(nèi)含testbench，在modelsim中仿真通過，在ise9.2中綜合及后仿真通過。
標簽： leon2 算法 協(xié)處理器 接口標準
上傳時間： 2016-12-26
上傳用戶：gdgzhym
好用的UART通信源碼，使用Verilog 編寫 在QUARTUS下完成，并用ModelSim仿真通過
標簽： UART 通信 源碼
上傳時間： 2017-01-01
上傳用戶：jyycc
Verilog hdl語言 常用乘法器設(shè)計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 乘法器設(shè)計
上傳時間： 2017-01-02
上傳用戶：lunshaomo
Verilog hdl語言 常用加法器設(shè)計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 加法器
上傳時間： 2013-12-24
上傳用戶：lizhizheng88
Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計，可使用modelsim進行仿真
上傳時間： 2013-12-27
上傳用戶：ls530720646
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