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日立SH-2 CPU核的VERLOG源碼，可在ISE6上綜合，有說明文檔
標簽： VERLOG CPU SH 日立
上傳時間： 2015-03-17
上傳用戶：開懷常笑
ALTERA的FPGA的IP核的源代碼,為使用ALTERA的FPGA的相關設計提供參考.
標簽： ALTERA FPGA IP核 源代碼
上傳時間： 2015-04-18
上傳用戶：ruan2570406
基于nios軟核處理器的FPGA嵌入式片上系統中的mp3算法
標簽： nios FPGA mp3 軟核處理器
上傳時間： 2013-12-01
上傳用戶：shanml
FPGA內NIOSII核的并口，串口的初始化及其開發
標簽： NIOSII FPGA 并口
上傳時間： 2014-07-02
上傳用戶：huangld
關于FPGA的一些常識及含IP核的VHDL設計源代碼。
標簽： FPGA VHDL 常識 IP核
上傳時間： 2013-12-11
上傳用戶：xmsmh
這是用pci-wishbone核和16450串口核在xilinx的fpga上實現的串口程序，用verilog實現，ise7.1，不知道這里可不可以上傳硬件的程序~
標簽： pci-wishbone xilinx 16450 fpga
上傳時間： 2015-09-19
上傳用戶：風之驕子
HAMMING CODE在偵錯及更正的原理實現，達到較快速的結果，浪費資源較少
標簽： HAMMING CODE 正
上傳時間： 2015-12-05
上傳用戶：teddysha
基于CPLD/FPGA的SPI控制的IP核的實現spi_master
標簽： spi_master CPLD FPGA SPI
上傳時間： 2016-06-20
上傳用戶：sxdtlqqjl
用NiosII軟核配置FPGA的C語言源程序，比較經典，我用一年了，時序不需更改
標簽： NiosII FPGA C語言 軟核
上傳時間： 2014-01-06
上傳用戶：225588
介紹了一種基于軟件無線電思想的頻分多址中頻數字化接收機系統設計方案。它采用Altera公司的FPGA構成核 心單元,通過不同的軟件配置實現對三路頻分多址信號的解調。
標簽： Altera FPGA 分 多址
上傳時間： 2016-10-11
上傳用戶：cmc_68289287
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