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JPeg-MPEG

  • JPEG編解碼的FPGA仿真研究.rar

    隨著圖像聲納技術(shù)的發(fā)展,對于大數(shù)據(jù)量圖像數(shù)據(jù)的壓縮成為必須要解決的一個課題。本文結(jié)合水聲圖像特點,應(yīng)用VerilogHDL 語言在Quartus Ⅱ軟件環(huán)境下設(shè)計實現(xiàn)了JPEG基本模式編解碼器。 JPEG是國際標準化組織(ISO)和CCITT 聯(lián)合制定的靜態(tài)圖像的壓縮標準,是目前最常使用的圖像存儲格式。 論文首先介紹了JPEG編碼的基本原理,然后根據(jù)編碼的流程從總體結(jié)構(gòu)上對JPEG編碼器進行了模塊劃分。對于2D—DCT變換采用了行列分離的快速算法;針對水聲圖像特點采用了DC系數(shù)直接編碼。以一幅真實的水聲圖像作為JPEG編碼器的測試輸入,對編碼器輸出的碼流經(jīng)過軟件編程后正確顯示出了JPEG圖片,并分析了壓縮圖像效果和質(zhì)量。 JPEG解碼器采用了和JPEG編碼器對稱的模塊劃分,2D—IDCT變換同樣采用了行列分離的快速算法;根據(jù)JPEG標準中哈夫曼編碼的特點,哈夫曼解碼采用了濃縮哈夫曼表法,降低了存儲資源,提高了解碼速度。對經(jīng)本文設(shè)計的JPEG解碼器解碼后的圖片和原圖片進行了比較分析,結(jié)果表明本設(shè)計滿足要求。

    標簽: JPEG FPGA 編解碼

    上傳時間: 2013-05-25

    上傳用戶:sn2080395

  • JPEG壓縮編碼系統(tǒng)源代碼.rar

    JPEG壓縮編碼系統(tǒng)源代碼,入門的新手可以看看,只是個簡單的應(yīng)用。

    標簽: JPEG 壓縮編碼

    上傳時間: 2013-07-24

    上傳用戶:caozhizhi

  • 基于FPGA的JPEG壓縮編碼的研究與實現(xiàn).rar

    隨著移動終端、多媒體、通信、圖像掃描技術(shù)的發(fā)展,圖像應(yīng)用日益廣泛,壓縮編碼技術(shù)對圖像處理中大量數(shù)據(jù)的存儲和傳輸至關(guān)重要。同時, FPGA單片規(guī)模的不斷擴大,在FPGA芯片內(nèi)實現(xiàn)復(fù)雜的數(shù)字信號處理系統(tǒng)也成為現(xiàn)實,因此采用FPGA實現(xiàn)圖像壓縮已成為一種必然趨勢。JPEG靜態(tài)圖像壓縮標準應(yīng)用非常廣泛,是圖像壓縮中主要的標準之一。研究JPEG圖像壓縮在FPGA上的實現(xiàn),具有廣闊的應(yīng)用背景。 論文從實際工程應(yīng)用出發(fā),通過設(shè)計圖像壓縮的IP核,完成JPEG壓縮算法在FPGA上的實現(xiàn)。首先闡述JPEG基本模式的壓縮編碼的標準,然后在設(shè)計規(guī)劃過程中,采用SOC的設(shè)計思想,給出整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、層次劃分,對各個模塊的HDL實現(xiàn)進行詳細的描述,最后完成整體驗證。方案采用了IP核復(fù)用的設(shè)計技術(shù),基于Xilinx公司本身的IP核,進行了再次開發(fā)。在研究JPEG標準的核心算法DCT的基礎(chǔ)上,加以改進,設(shè)計了適合器件結(jié)構(gòu)的基于DA算法的DCT變換的IP核。通過結(jié)構(gòu)和算法的優(yōu)化,提高了速度,減少占用過多的片內(nèi)資源。 設(shè)計基于Xilinx的Virtex- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合,最后通過Modelsim仿真驗證。分辨率為352×288大小的源圖像,在不同的壓縮等級設(shè)置下,均測試通過。仿真驗證的結(jié)果表明:基于FPGA的JPEG壓縮編碼占用較少的硬件資源,可在較高的工作頻率下運行,設(shè)計在速度和資源利用率方面達到了較優(yōu)的狀態(tài),能夠滿足一般圖像壓縮的要求。 整個設(shè)計可以作為單獨的JPEG編碼芯片也可以作為IP核添加到其他系統(tǒng)中去,具有一定的使用價值。

    標簽: FPGA JPEG 壓縮編碼

    上傳時間: 2013-04-24

    上傳用戶:nairui21

  • 二維DCT/IDCT處理核的FPGA設(shè)計與實現(xiàn)

    離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應(yīng)用十分廣泛,至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國際標準所采用。由于其計算量較大,軟件實現(xiàn)往往難以滿足實時處理的要求,因而在很多實際應(yīng)用中需要采用硬件設(shè)計的DCT/IDCT處理電路來滿足我們對處理速度的要求。本文所研究的內(nèi)容就是針對圖像處理應(yīng)用的8×8二維DCT/IDCT處理核的硬件實現(xiàn)。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理,詳細說明了DCT變換實現(xiàn)圖像壓縮的過程,并與其它變換比較說明了用DCT變換實現(xiàn)圖像壓縮的優(yōu)勢。接著,分析研究了DCT的各種快速算法,總結(jié)了前人對DCT快速算法及其實現(xiàn)所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設(shè)計方案。兩種方案均利用DCT的行列分離特性,采用流水線設(shè)計技術(shù),將二維DCT/IDCT實現(xiàn)轉(zhuǎn)化為兩個一維DCT/IDCT實現(xiàn)。在一維DCT/IDCT設(shè)計中,根據(jù)圖像處理的特點對Loeffler算法的數(shù)據(jù)流進行了優(yōu)化,通過合理安排時鐘周期數(shù)和簡化各周期內(nèi)的操作,大大縮短了關(guān)鍵路徑的執(zhí)行時間,從而提高了流水線的執(zhí)行速度。最后,對所設(shè)計的DCT/IDCT處理核進行了綜合和時序仿真。 結(jié)果表明,當使用Altera公司的MERCURY系列FPGA器件時,本文設(shè)計的方案一能夠在116M時鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運算,消耗2827個邏輯單元;方案二能夠在74M時鐘頻率下正常工作,消耗1629個邏輯單元。

    標簽: IDCT FPGA DCT 二維

    上傳時間: 2013-07-14

    上傳用戶:3291976780

  • 基于FPGA的MPEG-2預(yù)處理TS流復(fù)用設(shè)計及驗證

      本文著重研究了多路數(shù)字節(jié)目復(fù)用器中的對多路預(yù)處理TS流復(fù)用的原理和基于FPGA的實現(xiàn)方法。首先論述了關(guān)于數(shù)字電視系統(tǒng)的一些基本概念,介紹了MPEG-2/DVB標準以及數(shù)字電視節(jié)目專用信息(PSI),并結(jié)合多路數(shù)字節(jié)目復(fù)用的基本原理提出了一套基于FPGA的設(shè)計方案。通過對復(fù)用器輸入部分、復(fù)用控制邏輯和PCR校正等一系列模塊的設(shè)計及仿真驗證,達到了設(shè)計的要求,取得了一定的研究成果。

    標簽: FPGA MPEG 預(yù)處理 TS流

    上傳時間: 2013-06-09

    上傳用戶:bugtamor

  • MPEG-2傳送流特殊信息處理的FPGA實現(xiàn)研究

      本文介紹了如何利用FPGA(FieldProgrammableGateArray)技術(shù)來實現(xiàn)傳送流特殊信息的處理,其主要內(nèi)容如下:1.介紹了MPEG-2傳送流系統(tǒng)層的語法規(guī)范;2.描述了傳送流特殊信息之間的結(jié)構(gòu)關(guān)系;3.簡要介紹了傳送流復(fù)用的原理和實現(xiàn)方法;4.詳細討論了如何用FPGA技術(shù)來實現(xiàn)對特殊信息的處理;整個項目的設(shè)計采用VHDL作為程序設(shè)計語言,都是以Xilinx的FPGA芯片及其ISE5.2i作為開發(fā)系統(tǒng)進行的。

    標簽: MPEG FPGA 傳送 信息處理

    上傳時間: 2013-06-11

    上傳用戶:410805624

  • MPEG-4解碼關(guān)鍵技術(shù)研究及FPGA實現(xiàn)

      本論文將在對MPEG-4解碼中的幾種關(guān)鍵技術(shù)的充分理解和算法分析的基礎(chǔ)之上,結(jié)合FPGA的靈活性,采用VHDL語言對幾種關(guān)鍵技術(shù)在應(yīng)用層面上進行結(jié)構(gòu)設(shè)計并仿真驗證。 本文討論了一種高吞吐量流水方式構(gòu)建的MPEG-4可變長解碼器的設(shè)計。在這種解碼器中,我們采用了基于PLA的并行  解碼算法,這種算法能夠?qū)崿F(xiàn)每個時鐘解碼一個碼字。同時,為了提高解碼的效率,降低操作的延遲,我們在設(shè)計中還引入了流水線操作方式、碼表分割等技術(shù),這些技術(shù)有利于并行操作的實現(xiàn)。 本論文的設(shè)計充分利用IDCT算法對稱性,用高度的并行結(jié)構(gòu)來加速處理,采用一維IDCT單元復(fù)用的方式來實現(xiàn)二維IDCT運算,并提出一種基于加法操作的結(jié)構(gòu)來取代乘法操作,實現(xiàn)了一種高效二維逆DCT變換處理器。  

    標簽: MPEG FPGA 解碼 關(guān)鍵技術(shù)

    上傳時間: 2013-06-02

    上傳用戶:MATAIYES

  • 基于ARMLinuz的視頻監(jiān)控系統(tǒng)設(shè)計與實現(xiàn)

    視頻監(jiān)控系統(tǒng)是一個集計算機的交互性、多媒體信息的綜合性、通信的分布性和監(jiān)控的實時性等技術(shù)于一體的綜合系統(tǒng)。隨著網(wǎng)絡(luò)帶寬,計算機處理能力和存儲容量的快速提高,以及各種實用視頻處理技術(shù)的出現(xiàn),視頻監(jiān)控進入了全數(shù)字化的網(wǎng)絡(luò)時代。視頻監(jiān)控系統(tǒng)的核心功能主要包括兩大部分,一是視頻圖像采集和壓縮處理,一是圖像數(shù)據(jù)的傳輸。系統(tǒng)的主要硬件模塊分為監(jiān)控終端和監(jiān)控控制終端兩個部分。 本文設(shè)計并實現(xiàn)了一種基于ARM和嵌入式Linux的視頻監(jiān)控系統(tǒng),該系統(tǒng)主要實現(xiàn)了視頻圖像的采集壓縮和圖像數(shù)據(jù)流基于RTP協(xié)議的傳輸。本系統(tǒng)的核心硬件平臺采用韓國SamSung公司的S3C2410微處理器,ARM端作為視頻監(jiān)控終端,PC機作為監(jiān)控控制終端。ARM端主要承載了圖像采集、編碼和對圖像數(shù)據(jù)進行RTP打包并傳輸?shù)墓δ埽琍C端主要承載的功能是圖像數(shù)據(jù)的接收、顯示和對監(jiān)控終端的控制、訪問。 在視頻圖像采集和壓縮處理部分,利用Video for Linux提供的接口函數(shù),實現(xiàn)了利用攝像頭采集圖像的過程,并設(shè)計實現(xiàn)了V4L視頻采集及壓縮模塊,設(shè)計了系統(tǒng)JEPG圖像采集和壓縮模塊和MPEG-4圖像采集和壓縮模塊的具體編程流程和實現(xiàn)過程,并實現(xiàn)了基于這兩種編碼方式的視頻壓縮。用Visual C++實現(xiàn)了用戶控制終端,可對應(yīng)JPEG和MPEG-4兩種編碼方式進行解碼并顯示。 在圖像數(shù)據(jù)的傳輸部分,系統(tǒng)采用了RTP協(xié)議作為視頻數(shù)據(jù)流傳輸協(xié)議,并實現(xiàn)了視頻數(shù)據(jù)在局域網(wǎng)內(nèi)的實時性傳輸。移植了現(xiàn)在比較常用的JRTPLIB源碼庫,為RTP的實現(xiàn)提供了可調(diào)用的庫函數(shù),按照MPEG-4數(shù)據(jù)流的RTP封裝格式和流程,設(shè)計實現(xiàn)了RTP編程。 最后對系統(tǒng)的功能和性能進行了測試。測試結(jié)果顯示MPEG-4在保證與JPEG相當?shù)膱D像質(zhì)量時,大大減少了傳輸?shù)臄?shù)據(jù)量。同時,使用RTP協(xié)議進行傳輸,保證了系統(tǒng)的實時性,也保證了圖像的傳輸質(zhì)量。

    標簽: ARMLinuz 視頻監(jiān)控 系統(tǒng)設(shè)計

    上傳時間: 2013-07-12

    上傳用戶:wzr0701

  • 基于ARM多核平臺的打印機JPEG高速解碼引擎設(shè)計與實現(xiàn)

    大多數(shù)現(xiàn)在的PCL打印機驅(qū)動程序都是將需要打印的文件(包括圖形或者文本)處理成JPEG文件發(fā)送到打印機進行打印,因為這樣一方面可以減少發(fā)送給打印機的數(shù)據(jù)量,一方面可以極大的簡化驅(qū)動程序的開發(fā)。而在打印機內(nèi)部,這些JPEG文件又被解碼成BMP文件進行進一步的處理。采用這種方式工作的打印機JPEG解碼的工作占據(jù)了其CPU時間的一半以上,所以JPEG文件解碼引擎是打印機的核心之一,提高JPEG的解碼速度對于提高打印機的處理能力至關(guān)重要。 同時,JPEG文件解碼工作是一個計算密集型的作業(yè),主要有兩個辦法提高它的速度:一個是設(shè)計更高效的算法,一個是采用性能更加強勁的CPU設(shè)備。在單核CPU的嵌入式環(huán)境中,JPEG編解碼速度已經(jīng)幾乎到了極限,難有提升的空間,然而近兩年多核嵌入式芯片的出現(xiàn),為大幅度提升它的性能提供了可能。 本文基于嵌入式的Linux平臺,采用ARM11 MPCore4核處理器,針對PCL,XL打印機控制語言的JPEG文件解碼設(shè)計和實現(xiàn)了一個高速引擎,主要內(nèi)容為: 分析和解碼PCL,XL文件,提取出其中的JPEG文件。 對JPEG文件實現(xiàn)并行化解碼,在多個處理器核上并行處理,并針對多核處理器構(gòu)架進行內(nèi)存讀取等方面的優(yōu)化。 針對多核處理器的特點和優(yōu)勢,設(shè)計和實現(xiàn)多線程調(diào)度算法。 總結(jié)和提取數(shù)據(jù),分析多核處理器相對于單核處理器的性能提升。 另外,為便于讀者理解,文中簡要介紹了ARM(SIMD)指令集,嵌入式匯編以及與硬件相關(guān)的一些概念。

    標簽: JPEG ARM 多核 打印機

    上傳時間: 2013-06-16

    上傳用戶:scorpion

  • 一種簡單高效的MPEG-2 MP@HL視頻解碼器

    本文基于數(shù)據(jù)驅(qū)動原理提出并用 FPGA 實現(xiàn)了MPEG-2 MP@HL 的視頻解碼器。該解碼器中的各個模塊具有高內(nèi)聚,低耦合的特點。只要各個模塊符合數(shù)據(jù)驅(qū)動的工作方式,模塊就能自我正常工作。由

    標簽: MPEG 視頻解碼器

    上傳時間: 2013-06-19

    上傳用戶:y562413679

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