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MPEG-4解碼關(guān)鍵技術(shù)研究及FPGA實(shí)現(xiàn)

資 源 簡 介

  本論文將在對MPEG-4解碼中的幾種關(guān)鍵技術(shù)的充分理解和算法分析的基礎(chǔ)之上,結(jié)合FPGA的靈活性,采用VHDL語言對幾種關(guān)鍵技術(shù)在應(yīng)用層面上進(jìn)行結(jié)構(gòu)設(shè)計(jì)并仿真驗(yàn)證。 本文討論了一種高吞吐量流水方式構(gòu)建的MPEG-4可變長解碼器的設(shè)計(jì)。在這種解碼器中,我們采用了基于PLA的并行  解碼算法,這種算法能夠?qū)崿F(xiàn)每個(gè)時(shí)鐘解碼一個(gè)碼字。同時(shí),為了提高解碼的效率,降低操作的延遲,我們在設(shè)計(jì)中還引入了流水線操作方式、碼表分割等技術(shù),這些技術(shù)有利于并行操作的實(shí)現(xiàn)。 本論文的設(shè)計(jì)充分利用IDCT算法對稱性,用高度的并行結(jié)構(gòu)來加速處理,采用一維IDCT單元復(fù)用的方式來實(shí)現(xiàn)二維IDCT運(yùn)算,并提出一種基于加法操作的結(jié)構(gòu)來取代乘法操作,實(shí)現(xiàn)了一種高效二維逆DCT變換處理器?! ?/p>

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