高性能的數(shù)據(jù)壓縮可以有效的減少數(shù)據(jù)對存儲空間和通信帶寬的要求，降低通信成本。為解決圖像數(shù)據(jù)的高壓縮性能問題，本文提出了基于JPEG2000標準的數(shù)據(jù)壓縮系統(tǒng)的FPGA實現(xiàn)方案。相對于軟件算法實現(xiàn)和其他硬件方法，采用FPGA硬件實現(xiàn)可降低系統(tǒng)復雜度提高性能。最終設(shè)計的IP核具有資源占用少，性能良好和便于擴展等優(yōu)點，能夠滿足通信傳輸和照相設(shè)備等應用需求。
標簽： JPEG 2000 FPGA 數(shù)據(jù)壓縮
上傳時間： 2013-11-22
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通過對LCD1602/LCD12864顯示模塊控制時序和指令集的對比分析，利用Verilog HDL描述語言完成了多功能LCD顯示控制模塊的IP核設(shè)計．所設(shè)計的LCD顯示控制器具有很好的可移植性，只需通過端口的使能參數(shù)配置便可以驅(qū)動LCD1602/LCD12864模塊實現(xiàn)字符或圖形的實時顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗證．
上傳時間： 2015-01-01
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提出一種以現(xiàn)場可編程門陣列（FPGA）為硬件核心的鋼絲繩漏磁無損檢測系統(tǒng)設(shè)計方案，設(shè)計了外圍電路并對嵌入式IP軟核進行了配置，利用C語言和VHDL硬件描述語言編寫了檢測系統(tǒng)軟件程序。實驗表明該系統(tǒng)具有功耗低、運算能力強、精度高、便于攜帶等優(yōu)點。
標簽： FPGA 漏磁 無損檢測 系統(tǒng)設(shè)計
上傳時間： 2015-01-01
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這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標簽添加GPIO，并與ZedBoard板子上的8個LED燈相連。當系統(tǒng)建立完后，產(chǎn)生bitstream，并對外設(shè)進行測試。本資料為源代碼，原文設(shè)計過程詳見：【 玩轉(zhuǎn)賽靈思Zedboard開發(fā)板（4）：如何使用自帶外設(shè)IP讓ARM PS訪問FPGA？】 硬件平臺：Digilent ZedBoard 開發(fā)環(huán)境：Windows XP 32 bit 軟件： XPS 14.2 +SDK 14.2
上傳時間： 2013-11-06
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1．設(shè)計（論文）的主要任務及目標 （1） 研究SOPC理論如何應用于以太網(wǎng)終端設(shè)計； （2） 研究如何使用EDK軟件和IP核搭建整個設(shè)計硬件結(jié)構(gòu)； （3） 在開發(fā)板上實現(xiàn)以太網(wǎng)終端設(shè)計，驗證整個結(jié)論。 2．設(shè)計（論文）的基本要求和內(nèi)容 （1） 符合以太網(wǎng)設(shè)計的基本概念和原理； （2） 能準確運用EDK軟件在嵌入式系統(tǒng)設(shè)計中的優(yōu)勢； （3） 選取合適的對象，并構(gòu)造合理的以太網(wǎng)模型。 圖 Xilinx的SOPC設(shè)計流程
上傳時間： 2013-12-20
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ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項
上傳時間： 2015-01-01
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Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上達到均衡； （2）包括低功耗6G和10G串行收發(fā)器； （3）總功耗比6G Arria II FPGA低40%； （4）豐富的硬核IP模塊，提高了集成度 （5）目前市場上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。
上傳時間： 2013-10-21
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介紹了多入多出-正交頻分復用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機的實現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場可編程門陣列（FPGA）芯片和IP（知識產(chǎn)權(quán)）核，提出了一種切實可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機的FPGA實現(xiàn)方法。重點論述了適合于FPGA實現(xiàn)的對角空時分層編碼（D-BLAST）的方法和實現(xiàn)原理以及各個主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計具有設(shè)計簡單、快速、高效和實時性好等特點。
標簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機
上傳時間： 2013-11-01
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NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
標簽： NiosII 軟核處理器 步進電機 接口設(shè)計
上傳時間： 2015-01-02
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In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-11
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