usb1.1 ip核，使用verilog編寫
標(biāo)簽： usb 1.1
上傳時(shí)間： 2014-01-11
上傳用戶：qq21508895
實(shí)現(xiàn)fft的ip核，用vhdl語言實(shí)現(xiàn)。
標(biāo)簽： fft
上傳時(shí)間： 2014-01-03
上傳用戶：onewq
wishbone總線的VHDL源代碼 wishbone適用于與FPGA中IP核的高速通信，其接口簡單，速度快 成為ip通信的主流
標(biāo)簽： wishbone VHDL FPGA IP核
上傳時(shí)間： 2014-01-09
上傳用戶：maizezhen
i2c IP核 i2c.master i2c.mater.v
標(biāo)簽： master mater i2c IP核
上傳時(shí)間： 2013-12-05
上傳用戶：moerwang
VERILOG VERSION PIC16C57 是一個(gè)用于FPGA模擬PIC16C57的IP核，有幫助文件，介紹了如何測試使用這個(gè)IP核。用VERILOG語言編寫的。
標(biāo)簽： PIC 16C C57 VERILOG
上傳時(shí)間： 2014-01-16
上傳用戶：franktu
藍(lán)牙的一個(gè)ip RTL 核，不知道對大家有沒有用？謝謝。
標(biāo)簽： RTL 藍(lán)牙
上傳時(shí)間： 2014-01-04
上傳用戶：thuyenvinh
標(biāo)準(zhǔn)的linux下rs-232驅(qū)動(dòng)代碼,是2.6內(nèi)核的.
標(biāo)簽： linux 232 2.6 rs
上傳時(shí)間： 2017-04-04
上傳用戶：caiiicc
基于verilog HDL的一個(gè)USB 1.1的IP 核，內(nèi)有詳細(xì)文檔說明。
標(biāo)簽： verilog HDL 1.1 USB
上傳時(shí)間： 2013-12-20
上傳用戶：731140412
基于Verilog HDL 的一個(gè)CAN總線IP核。
標(biāo)簽： Verilog HDL CAN IP核
上傳時(shí)間： 2013-12-08
上傳用戶：yy541071797
使用Libero提供的異步通信IP核實(shí)現(xiàn)UART通信，并附帶仿真程序。UART設(shè)置為1位開始位，8位數(shù)據(jù)位，1位停止位，無校驗(yàn)。且UART發(fā)送自帶2級FIFO緩沖，占用FPGA面積很小。
標(biāo)簽： Libero UART IP核 異步通信
上傳時(shí)間： 2013-12-09
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