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I2C讀寫寄存器

  • 高吞吐量LDPC碼編碼構造及其FPGA實現

    低密度校驗碼(LDPC,Low Density Parity Check Code)是一種性能接近香農極限的信道編碼,已被廣泛地采用到各種無線通信領域標準中,包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準(DVB-S2,Digital Video Broadcasting-Satellite 2)、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個,分別是結合準循環(QC,Quasi Cyclic)移位結構的單次擴展構造和類似重復累積(RA,Repeat Accumulate)碼構造。相應地,主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高,但是需要較多的寄存器和ROM資源;基于迭代譯碼的編碼算法實現簡單,但是吞吐量不高,且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后,結合編譯碼器綜合實現的復雜度考慮,提出了一種切實可行的基于二次擴展(Dex,Duplex Expansion)的QC-LDPC碼構造方法,以實現高吞吐量的LDPC碼收發端;并且充分利用該類碼校驗矩陣準循環移位結構的特點,結合RU算法,提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法,是通過對母矩陣先后進行亂序擴展(Pex,Permutation Expansion)和循環移位擴展(CSEx,Cyclic Shift Expansion)實現的。在此基礎上,為了實現可變碼長、可變碼率,一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于,固定循環移位擴展的擴展因子大小不變,支持多個亂序擴展的擴展因子,使得譯碼器結構得以精簡;構造得到的碼字具有近似規則碼的結構,便于硬件實現;(偽)隨機生成的循環移位系數能夠提高碼字的誤碼性能,是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用,使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求,新編碼器結構完全拋棄了RU算法中串行的前向替換(FS,Forward Substitution)模塊,同時簡化了流水線結構,由原先RU算法的6級降低為4級;為了縮短編碼延時,設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢:相比RU算法,新方案對可變碼長、可變碼率的支持更靈活,吞吐量也更大;相比基于生成矩陣的編碼算法,新方案節省了50%以上的寄存器和ROM資源,單位資源下的吞吐量更大;相比類似重復累積碼結構的基于迭代譯碼的編碼算法,新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明,上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端,在實際應用中具有很高的價值。 目前,LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法,及其對應的編碼算法,也必將成為信道編碼理論未來的研究重點。

    標簽: LDPC FPGA 吞吐量 編碼

    上傳時間: 2013-07-26

    上傳用戶:qoovoop

  • 基于FPGA的PCI數據采集卡的研究與開發

    隨著信息技術和電子技術的進步和日益成熟,計算機數據采集技術得到了廣泛應用。由于ISA數據采集卡的固有缺陷,PCI接口的數據采集卡將逐漸取代ISA數據采集卡,成為數據采集的主流。為了簡化PCI數據采集卡結構,提高數據采集可靠性,本文研究并開發了一種基于FPGA的PCI結構的數據采集卡系統。 論文對PCI對目標設備數據采集卡實現的原理和方法進行了深入研究,設計了基于FPGA的PCI數據采集卡的硬件電路,通過在FPGA中嵌入了PCI目標設備的IP核與用戶邏輯部分,構成了SOPC系統。使用Verilog硬件描述語言設計并實現了FPGA內部采集數據管理、數據管理寄存器和FIFO數據緩沖隊列等模塊電路。利用ModelSim對PCI系統進行了仿真。完成了系統硬件電路PCB板的設計,最終制作了PCI數據采集卡。 論文針對PCI結構的數據采集卡系統軟件需求,研究了WDM設備驅動軟件、Windows環境的簡易虛擬示波器以及簡易虛擬邏輯儀實現原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺,開發了WDM設備驅動程序。實現了Windows環境的簡易虛擬示波器,和簡易虛擬邏輯儀。系統測試結果表明該系統設計正確,系統運行穩定,功能和指標達到了設計要求。

    標簽: FPGA PCI 數據采集卡

    上傳時間: 2013-07-22

    上傳用戶:z754970244

  • 基于FPGA的體視攝像顯示技術的研究

    體視攝像顯示技術的研究以應用于微創傷外科的光電醫療儀器——三維電視內窺鏡的開發與研制為背景,設計研究一種基于FPGA技術的立體顯示系統,以滿足三維立體內窺鏡、戰場立體觀察系統和立體電影等設備的技術要求。 主要研究內容是對體視攝像顯示系統的進行硬件電路設計、VerilogHDL 語言的軟件編程、并采用MCU(Micro Control IJnit)的I

    標簽: FPGA 顯示技術

    上傳時間: 2013-05-30

    上傳用戶:壞天使kk

  • 基于FPGA的MCS51核的VHDL語言

    本文以研究嵌入式微處理器為主,自主地設計了能夠運行MCS-51系列單片機指令的MCU系統。系統采用了VHDL 語言與原理框圖的綜合設計方法,并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統和數據地址通路,采用VHDL 語言完成了取指單元,指令譯碼器單元,存儲器單元和邏輯運算單元的電路模塊的設計與實現;研究了控制單元的實現方法和基于全局狀態機的設計理論,采用硬件描述語言完成了對各個控制線的相關設計與實現。論文通過原理示意圖和示例代碼的演示,著重介紹了指令譯碼器的實現方式,基于此種方式形成的譯碼電路還能夠實現更為復雜的CISC指令。 本系統采用分模塊的設計方式,把具有相同功能的邏輯電路集中到一個框圖里,使得系統的可移植性大大地提高。系統還采用層次框圖的設計方式,把明顯地具有主從關系的電路放在不同的層次里,這也使得系統模塊功能的可擴展性大大地增強。內部邏輯共分為數據存儲器模塊;程序存儲器模塊;時序控制模塊;特殊功能寄存器模塊和Core核心模塊這五個部分,文中對各個模塊的設計作了詳細的介紹。本文在最后對已實現的部分典型指令進行了邏輯仿真測試,測試結果表明,本文所設計的MCU系統能夠如預期地執行相應的指令。在指令執行的過程中,相應寄存器和總線上的值也均符合設計要求,實現了設計目標。

    標簽: FPGA VHDL MCS 51

    上傳時間: 2013-06-05

    上傳用戶:金宜

  • 基于FPGA的實時圖像融合處理系統

    隨著多媒體技術發展,數字圖像處理已經成為眾多應用系統的核心和基礎。圖像處理作為一種重要的現代技術,已經廣泛應用于軍事指揮、大視場展覽、跟蹤雷達、電視會議、導航等眾多領域。因而,實現高分辨率高幀率圖像實時處理的技術不僅具有廣泛的應用前景,而且對相關領域的發展也具有深遠意義。 大視場可視化系統由于屏幕尺寸很大,只有在特制的曲面屏幕上才能使細節得到充分地展現。為了在曲面屏幕上正確的顯示圖像,需要在投影前實時地對圖像進行幾何校正和邊緣融合。而現場可編程門陣列(FPGA)則是用硬件處理實時圖像數據的理想選擇,基于FPGA的圖像處理技術是世界范圍內廣泛關注的研究領域。 本課題的主要工作就是設計一個以FPGA為核心的硬件系統,該系統可對高分辨率高刷新率(1024*768@60Hz)的視頻圖像實時地進行幾何校正和邊緣融合。 論文首先介紹了圖像處理的幾何原理,然后提出了基于FPGA的大視場實時圖像融合處理系統的設計方案和模塊功能劃分。系統分為算法與軟件設計,硬件電路設計和FPGA邏輯設計三個大的部分。本論文主要負責FPGA的邏輯設計。圍繞FPGA的邏輯設計,論文先介紹了系統涉及的關鍵技術,以及使用Verilog語言進行邏輯設計的基本原則。 論文重點對FPGA內部模塊設計進行了詳細的闡述。仲裁與控制模塊是頂模塊的主體部分,主要實現系統狀態機和時序控制;參數表模塊主要實現SDRAM存儲器的控制器接口,用于圖像處理時讀取參數信息。圖像處理模塊是整個系統的核心,通過調用FPGA內嵌的XtremeDSP模塊,高速地完成對圖像數據的乘累加運算。最后論文提出并實現了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。 經過對寄存器傳輸級VerilogHDL代碼的綜合和仿真,結果表明,本文所設計的系統可以應用在大視場可視化系統中完成對高分辨率高幀率圖像的實時處理。

    標簽: FPGA 實時圖像 處理系統

    上傳時間: 2013-05-19

    上傳用戶:戀天使569

  • 基于NiosⅡ的FPGACPU調試技術研究

    本文研究了基于Nios Ⅱ的FPGA-CPU調試技術。論文研究了NiosⅡ嵌入式軟核處理器的特性;實現了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調試系統的軟、硬件設計;對兩種不同類型的FPGA-CPU進行了實際調試,對實驗數據進行了分析。 在硬件方面,為了控制和檢測FPGA-CPU,設計并實現了FPGA-CPU的控制電路、FPGA-CPU的內部通用寄存器組掃描電路、存儲器電路等;完成了各種外圍設備接口的設計;實現了調試系統的整體設計。 在軟件方面,設計了調試監控軟件,完成了對FPGA-CPU運行的控制和信號狀態的監測。這些信號包括地址和數據總線以及各種寄存器的數據等;實現了多種模式下的FPGA-CPU調試支持單時鐘調試、單步調試和軟件斷點多種調試模式。此外,設計了專用的編譯軟件,實現了基于不同指令系統的偽匯編程序編譯,提高了調試效率。 本文作者在實現了FPGA-CPU調試系統基礎上,對兩種指令系統不同、結構迥異的FPGA-CPU進行實際調試。調試結果表明,這種基于IP核的可復用設計技術,能夠在一個FPGA芯片內實現調試系統和FPGA-CPU的無縫連接,能夠有效地調試FPGA-CPU。

    標簽: FPGACPU Nios 調試 技術研究

    上傳時間: 2013-05-19

    上傳用戶:xinyuzhiqiwuwu

  • 船用導航雷達數字信號處理設計

    當今的船用導航雷達具有數字化、多功能、高性能、多接口、網絡化。同時要求具有高可靠性、高集成度、低成本,信號處理單元的小型化,產品更新周期短。要同時滿足上述需求,高集成度的器件應用是必須的。同時開發周期要短,需求軟件的可移植性要強,并且是模塊化設計,現場可編程門陣列器件(FPGA)已經成為設計首選。 現場可編程門陣列是基于通過可編程互聯連接的可配置邏輯塊(CLB)矩陣的可編程半導體器件。與為特殊設計而定制的專用集成電路(ASIC)相對,FPGA可以針對所需的應用或功能要求進行編程。雖然具有一次性可編程(OTP)FPGA,但是主要是基于SRAM的,其可隨著設計的演化進行重編程。CLB是FPGA內的基本邏輯單元。實際數量和特性會依器件的不同而不同,但是每個CLB都包含一個由4或6個輸入、一些選型電路(多路復用器等)和觸發器組成的可配置開關矩陣。開關矩陣是高度靈活的,可以進行配置以便處理組合邏輯、移位寄存器或RAM。當今的FPGA已經遠遠超出了先前版本的基本性能,并且整合了常用功能(如RAM、時鐘管理和:DSP)的硬(ASIC型)塊。由于具有可編程特性,所以FPGA是眾多市場的理想之選。它高集成度,以及用于設計的強大軟件平臺、IP核、在線升級可滿足需求。 本文介紹了基于FPGA實現船用導航雷達數字信號處理的設計,這是一個具體的、已經完成并進行小批量生產的產品,對指導實踐具有一定意義。

    標簽: 導航雷達 數字信號處理

    上傳時間: 2013-04-24

    上傳用戶:稀世之寶039

  • 基于FPGA的邊界掃描控制器的設計

    隨著印制電路板功能的日益增強,結構日趨復雜,系統中各個功能單元之間的連線間距越來越細密,基于探針的電路系統測試方法已經很難滿足現在的測試需要。邊界掃描測試(BST)技術通過將邊界掃描寄存器單元安插在集成電路內部的每個引腳上,相當于設置了施加激勵和觀測響應的內建虛擬探頭,通過該技術可以大大的提高數字系統的可觀測性和可控性,降低測試難度。針對這種測試需求,本文給出了基于FPGA的邊界掃描控制器設計方法。    完整的邊界掃描測試系統主要由測試控制部分和目標器件構成,其中測試控制部分由測試圖形、數據的生成與分析及邊界掃描控制器兩部分構成。而邊界掃描控制器是整個系統的核心,它主要實現JTAG協議的自動轉換,產生符合IEEE標準的邊界掃描測試總線信號,而邊界掃描測試系統工作性能主要取決與邊界掃描控制器的工作效率。因此,設計一個能夠快速、準確的完成JTAG協議轉換,并且具有通用性的邊界掃描控制器是本文的主要研究工作。    本文首先從邊界掃描技術的基本原理入手,分析邊界掃描測試的物理基礎、邊界掃描的測試指令及與可測性設計相關的標準,提出了邊界掃描控制器的總體設計方案。其次,采用模塊化設計思想、VHDL語言描述來完成要實現的邊界掃描控制器的硬件設計。然后,利用自頂向下的驗證方法,在對控制器內功能模塊進行基于Testbench驗證的基礎上,利用嵌入式系統的設計思想,將所設計的邊界掃描控制器集成到SOPC中,構成了基于SOPC的邊界掃描測試系統。并且對SOPC系統進行軟硬件協同仿真,實現對邊界掃描控制器的功能驗證后將其應用到實際的測試電路當中。最后,在基于SignalTapⅡ硬件調試的基礎上,軟硬件結合對整個系統可行性進行了測試。從測試結果看,達到了預期的設計目標,該邊界掃描控制器的設計方案是正確可行的。    本文設計的邊界掃描控制器具有自主知識產權,可以與其他處理器結合構成完整的邊界掃描測試系統,并且為SOPC系統提供了一個很有實用價值的組件,具有很明顯的現實意義。

    標簽: FPGA 邊界掃描 控制器

    上傳時間: 2013-07-20

    上傳用戶:hewenzhi

  • FPGA測試方法研究

    FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件,FPGA的出現使得ASIC(Application Specific Integrated Circuits)產品的上市周期大大縮短,并且節省了大量的開發成本。目前FPGA的功能越來越強大,滿足了目前集成電路發展的新需求,但是其結構同益復雜,規模也越來越大,內部資源的種類也R益豐富,但同時也給測試帶來了困難,FPGA的發展對測試的要求越來越高,對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關盒布線資源的可測性設計,通過在FPGA內部加入一條移位寄存器鏈對開關盒進行配置編程,使得開關盒布線資源測試時間和測試成本減少了99%以上,而且所增加的芯片面積僅僅在5%左右,增加的邏輯資源對FPGA芯片的使用不會造成任何影響,這種方案采用了小規模電路進行了驗證,取得了很好的結果,是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發的FPGA芯片FDP250K的邏輯資源進行了嚴格、充分的測試,從FPGA最小的邏輯單元LC開始,首先得到一個LC的測試配置,再結合SLICE內部兩個LC的連接關系得到一個SLICE邏輯單元的4種測試配置,并且采用陣列化的測試方案,同時測試芯片內部所有的邏輯單元,使得FPGA內部的邏輯資源得完全充分的測試,測試的故障覆蓋率可達100%,測試配置由配套編程工具產生,測試取得了完滿的結果。

    標簽: FPGA 測試 方法研究

    上傳時間: 2013-06-29

    上傳用戶:Thuan

  • FPGA可配置端口電路的設計

    可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐,它有諸多功能:芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出),電壓之間的轉換,對外圍芯片的驅動,完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法,依據可配置端口電路能實現的功能和工作原理,運用Cadence的設計軟件,結合華潤上華0.5μm的工藝庫,設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容: 1.基于端口電路信號寄存器的采集和輸出方式,本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7],并完成了Verilog XL和Hspiee的功能和時序仿真,且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制,對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點,設計了一款邊界掃描電路,并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講,有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能,為此本文采用二次函數輸出的電路結構來實現以上的功能,并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言,輸入端口的電壓通常是3.3V和5V,為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓,將端口電路設計成3.3V和5V兼容的電路,通過仿真性能上已完全達到這一要求。此外,在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路,這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內,具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明:在實現TTL高電平輸出時,最大的驅動電流達到170mA,而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8];同樣,在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比,在延時和面積以及功耗略大的情況下,本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能,且驅動能力更加強大。

    標簽: FPGA 可配置 端口 電路

    上傳時間: 2013-06-03

    上傳用戶:aa54

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