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人臉識別技術繼指紋識別、虹膜識別以及聲音識別等生物識別技術之后，以其獨特的方便、經濟及準確性而越來越受到世人的矚目。作為人臉識別系統的重要環節—人臉檢測，隨著研究的深入和應用的擴大，在視頻會議、圖像檢索、出入口控制以及智能人機交互等領域有著重要的應用前景，發展速度異常迅猛。 FPGA的制造技術不斷發展，它的功能、應用和可靠性逐漸增加，在各個行業也顯現出自身的優勢。FPGA允許用戶根據自己的需要來建立自己的模塊，為用戶的升級和改進留下廣闊的空間。并且速度更高，密度也更大，其設計方法的靈活性降低了整個系統的開發成本，FPGA 設計成為電子自動化設計行業不可缺少的方法。 本文從人臉檢測算法入手，總結基于FPGA上的嵌入式系統設計方法，使用IBM的Coreconnect掛接自定義模塊技術。經過訓練分類器、定點化、以及硬件加速等方法后，能夠使人臉檢測系統在基于Xilinx的Virtex II Pro開發板上平臺上，達到實時的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算，這便于進一步的硬件設計。同時對檢測算法進行耗時分析確定運行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統成本、開發時間等諸多因素。Xilinx公司提供的Virtex II Pro開發板，在上面有可以供利用的Power PC處理器、可擴展的存儲器、I/O接口、總線及數據通道等，通過分析可以對算法進行細致的劃分，實現需要加速的模塊。 3. 定點化：在Adaboost算法中，需要進行大量的浮點計算。這里采用的方法是直接對數據位進行操作它提取指數和尾數，然后對尾數執行移位操作。 4. 改進檢測用的級聯分類器的訓練，提出可以迅速提高分類能力、特征數量大大減小的一種訓練方法。 5. 最后對系統的整體進行了驗證。實驗表明，在視頻輸入輸出接入的同時，人臉檢測能夠達到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。
上傳時間： 2013-07-01
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普通GPS接收機在特殊環境下，如在高樓林立的城市中心，林木遮擋的森林公路，特別是在隧道和室內環境的情況下，由于衛星信號非常微弱，載噪比（Carrier Noise Ratio，C/No）通常都在34dB-Hz以下，很難有效捕獲到衛星信號，導致無法正常定位。惡劣條件下的定位有廣闊的發展和應用前景，特別是在交通事故、火災和地震等極端環境下，快速準確定位當事者所處位置對于降低事態損失和營救受傷者是極為重要的。歐美和日本等發達國家也都制定了相應的提高惡劣條件下高靈敏度定位能力的發展政策。而高靈敏度GPS接收機定位的關鍵在于GPS微弱信號的處理。 本課題的主要研究內容是針對GPS微弱信號改進處理方法。針對傳統GPS接收機信號捕獲中的串行搜索方法提出了基于批處理的微弱信號捕獲方法,來提高低信噪比情況下微弱信號的捕獲能力，實現快速高靈敏度的準確捕獲；針對捕獲微弱信號處理大量數據導致的運算量激增，運用雙塊零拓展(Double Block Zero Padding，DBZP)處理方法減少運算量同時縮短捕獲時間。針對傳統GPS接收機延遲鎖相環跟蹤算法提出了基于卡爾曼濾波的新型捕獲算法，減小延遲鎖相環失鎖造成的信號跟蹤丟失概率，來提高惡劣環境下低信噪比信號的跟蹤能力，實現微弱信號的連續可靠跟蹤。通過提高GPS微弱信號的捕獲與跟蹤能力，進而使GPS接收機在惡劣環境下衛星信號微弱時能夠實現較好的定位與導航。 通過擬合GPS接收機實際接收到的原始數據，構造出不同載噪比的數字信號，分別對提出的針對微弱信號的捕獲與跟蹤算法進行仿真比較驗證，結果表明，對接收機后端信號處理部分作出的算法改進使得GPS接收機可以更好的處理微弱信號，并且具有較高的靈敏度和精度。文章同時針對提出的數據處理特征使用FPGA技術對算法主要的數據處理部分進行了初步的構架實現并進行了板級驗證，結果表明，利用FPGA技術可以較好的實現算法的數據處理功能。文章最后給出了結論，通過提出的基于批處理和基于DBZP方法的捕獲算法以及基于卡爾曼濾波的信號跟蹤算法，可以有效地解決微弱GPS信號處理的難題，進而實現微弱信號環境下的定位與導航。
上傳時間： 2013-05-31
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H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-22
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可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-07-20
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基于微處理器的數字PID控制器改變了傳統模擬PID控制器參數整定不靈活的問題。但是常規微處理器容易在環境惡劣的情況下出現程序跑飛的問題，如果實現PID軟算法的微處理器因為強干擾或其他原因而出現故障，會引起輸出值的大幅度變化或停止響應。而FPGA的應用可以從本質上解決這個問題。因此，利用FPGA開發技術，實現智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應用意義。 首先分析FPGA的內部結構特點，總結FPGA設計技術及開發流程，指出實現結構優化設計，降低設計難度，是擴展設計功能、提高芯片性能和產品性價比的關鍵。控制系統由四個模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機接口。其中控制器部分為系統的關鍵部件。在分析FPGA設計結構類型和特點的基礎上，提出一種基于FPGA改進型并行結構的PID溫度控制器設計方法。在PID算法與FPGA的運算器邏輯映像過程中，采用將補碼的加法器代替減法器設計，增加整數運算結果的位擴展處理，進行不同數據類型的整數歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運算部件。應用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結合設計實現了PID控制器，用Modelsim仿真驗證了設計結果的正確性，用Synplify Pro進行電路綜合，在Quaitus Ⅱ軟件中實現布局布線，最后生成FPGA的編程文件。根據控制系統的要求，論文設計完成了12位模數AD轉換器、數據顯示器、按鍵等相關外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構建PID控制系統。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實驗結果表明，達到無超調的穩定控制要求，為降低FPGA實現PID控制器的設計難度提供了有效的方法。
上傳時間： 2013-06-13
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互聯網、移動通信、星基導航是21世紀信息社會的三大支柱產業，而GPS系統的技術水平和發展歷程代表著全世界衛星導航系統的發展狀況。目前，我國已經成為GPS的使用大國，衛星導航產業鏈也已基本形成。然而，我們對GPS核心技術的研究還不夠深入，我國GPS產品的核心部分多數還是靠進口。 GPS接收機工作時，為了將本地信號和接收到的信號同步，要完成復雜的信號處理過程。其中，如何捕獲衛星信號并保持對信號的跟蹤是最重要的核心技術。很多研究者提出了多種解決方法，但這些方法多數都只停留在理論階段，無法應用于GPS接收機系統進行實時處理。 本課題在分析了多種現有算法的基礎上，研究設計了基于FPGA的GPS信號捕獲與跟蹤系統。在研究過程中，首先利用Nemerix公司的GPS芯片組設計制作了GPS接收機模塊，它能正常穩定地工作，并可用作GPS基帶信號處理的研究平臺；該平臺可實時地輸出GPS數字中頻信號；本課題在中頻信號的基礎上深入研究了GPS信號的捕獲與跟蹤技術。先詳細分析比較了幾種GPS信號捕獲方法，給出了步進相關的捕獲方案；接著分析了跟蹤環路的特點，給出了鎖頻環和鎖相環交替工作跟蹤載波以及載波輔助偽碼的跟蹤方案，并最終實現了這些方案。 本課題設計的GPS信號捕獲與跟蹤處理系統是通過硬件和軟件協同工作的方式實現的。硬件電路主要實現數據速率高、邏輯簡單的相關器功能；而基于MicroBlaze軟處理器的軟件主要實現數據速率低、邏輯復雜的功能。本文給出了硬件電路的詳細設計、仿真結果以及軟件設計的詳細流程。 本課題最終在FPGA上實現了GPS信號的捕獲與跟蹤功能，而且系統的性能良好。由此可以得出結論：本設計能夠滿足系統功能和性能的要求，可以直接用于實時GPS接收機系統的設計中，為自主設計GPS接收機奠定了基礎。 本課題的研究得到了大連市信息產業局集成電路設計專項的資助，項目名稱是“定位與通信集成功能的SOC設計”，研究成果將在2008年上半年投入試用。
上傳時間： 2013-04-24
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近年來，基于DSP和FPGA的運動控制系統己成為新一代運動控制系統的主流。基于DSP和FPGA的運動控制系統不僅具有信息處理能力強，而且具有開放性、實時性、可靠性的特點，因此在機器人運動控制領域具有重要的應用價值。 論文從步行康復訓練器的設計與制作出發，主要進行機器人的運動控制系統設計和研究。文章首先提出了多種運動控制系統的實現方案。根據它們的優缺點，選定以DSP和FPGA為核心進行運動控制系統平臺的設計。 論文詳細研究了以DSP和FPGA為核心實現運動控制系統的軟、硬件設計，利用DSP實現運動控制系統總體結構與相關功能模塊，利用FPGA實現運動控制系統地址譯碼電路、脈沖分配電路以及光電編碼器信號處理電路，并對以上電路系統進行了功能仿真和時序仿真。 結果表明，基于DSP和FPGA為核心的運動控制系統不僅實現了設計功能要求，同時提高了機器人運動控制系統的開放性、實時性和可靠性，并大大減小了系統的體積與功耗。
上傳時間： 2013-05-29
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智能化住宅小區，是指在一定范圍內通過有效的傳輸網絡，將多元住處服務、物業管理、安防以及住宅智能化等系統結合在一起，為該小區的服務與管理提供高技術的智能化手段。從而實現快捷高效的超值服務管理和安全舒適的家居環境，使業主生活得更安全、更方便。 隨著國民經濟和科學技術水平的提高，特別是計算機技術、通信技術、網絡技術和控制技術的迅速發展，促進了智能小區在我國的推廣和應用。目前這些小區的智能化建設大多數是采用Lonworks、FF等現場總線技術。但是現場總線協議標準化程度還不成熟，且成本較高。隨著寬帶Internet進入家庭，利用Internet來構建智能小區已成為大勢所趨。 本文介紹了一種基于以太網和FPGA的嵌入式智能小區管理系統的組建方法。首先，以Altera的FPGA為核心，通過在外圍添加適當的存儲設備和通信接口設備，構成一個嵌入式系統的硬件平臺。其次，在此平臺的基礎上，通過在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲器中下載uClinux操作系統，從而構建出一套資源豐富的嵌入式操作系統。該系統帶有一個網絡功能齊全的Web服務器。最后，將此操作系統作為智能小區的樓宇集中器，再根據需要配置適當的采集器和顯示器，就可以組建成一套功能強大的智能小區管理系統。它可以完成圖像抄表、定時圖像采集、實時溫度監控、樓宇廣播、智能語音報警等功能。 這種利用當前流行的嵌入式系統來組建的智能小區管理系統，不但實現簡單、功能強大；而且節約布線、成本低廉。因此具有很高的性價比，相信在未來有較大的市場潛力。 本文主要包括如下幾個部分：系統硬件結構設計，包括系統的原理圖構建和PCB板的繪制：系統核心處理器設計，包括Nios Ⅱ軟核CPU的設計方法、外圍存儲和通信器件的添加及設計方法；嵌入式操作系統uClinux的相關知識及移植方法：系統的軟件結構設計，包括圖像采集、溫度采集、LCD顯示等CGI程序設計，以及單片機語音報警程序設計等；最后給出了調試情況以及一些試驗結果。
上傳時間： 2013-04-24
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數字濾波器是現代數字信號處理系統的重要組成部分之一。ⅡR數字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應用。 本文研究了ⅡR數字濾波器的常用設計方法，在分析各種ⅡR實現結構的基礎上，利用MATLAB針對并聯型結構的ⅡR數字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設計的ⅡR數字濾波器的實現結構以及中間數據精度。然后基于FPGA的結構特點，研究了ⅡR數字濾波器的FPGA設計與實現，提出應用流水線技術和并行處理技術相結合的方式來提高ⅡR數字濾波器處理速度的方法，同時又從ⅡR數字濾波器的結構特性出發，提出利用ⅡR數字濾波器的分解技術來改善ⅡR濾波器的設計。在ⅡR實現方面，本文采用Verilog HDL語言編寫了相應的硬件實現程序，將內置SignalTap Ⅱ邏輯分析器的ⅡR設計下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進行了定性測試，同時利用HP頻譜儀進行定性與定量的觀測，仿真與實驗測試結果表明設計方法正確有效。
上傳時間： 2013-04-24
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本文以研究嵌入式微處理器為主，自主地設計了能夠運行MCS-51系列單片機指令的MCU系統。系統采用了VHDL 語言與原理框圖的綜合設計方法，并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統和數據地址通路，采用VHDL 語言完成了取指單元，指令譯碼器單元，存儲器單元和邏輯運算單元的電路模塊的設計與實現；研究了控制單元的實現方法和基于全局狀態機的設計理論，采用硬件描述語言完成了對各個控制線的相關設計與實現。論文通過原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實現方式，基于此種方式形成的譯碼電路還能夠實現更為復雜的CISC指令。 本系統采用分模塊的設計方式，把具有相同功能的邏輯電路集中到一個框圖里，使得系統的可移植性大大地提高。系統還采用層次框圖的設計方式，把明顯地具有主從關系的電路放在不同的層次里，這也使得系統模塊功能的可擴展性大大地增強。內部邏輯共分為數據存儲器模塊；程序存儲器模塊；時序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個部分，文中對各個模塊的設計作了詳細的介紹。本文在最后對已實現的部分典型指令進行了邏輯仿真測試，測試結果表明，本文所設計的MCU系統能夠如預期地執行相應的指令。在指令執行的過程中，相應寄存器和總線上的值也均符合設計要求，實現了設計目標。
上傳時間： 2013-05-20
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