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現(xiàn)代社會(huì)對(duì)各種無(wú)線通信業(yè)務(wù)的需求迅猛增長(zhǎng)，這就要求無(wú)線通信在具有較高傳輸質(zhì)量的同時(shí)，還必須具有較大的傳輸容量。這種需求要求在無(wú)線通信中必須采用效率較高的線性調(diào)制方式，以提高有限頻帶帶寬的數(shù)據(jù)速率和頻譜利用率，而效率較高的調(diào)制方式通常會(huì)對(duì)發(fā)端發(fā)射機(jī)的線性要求較高，這就使功率放大器線性化技術(shù)成為下一代無(wú)線通信系統(tǒng)的關(guān)鍵技術(shù)之一。 在本文中，研究了前人所提出的各種功放線性化技術(shù)，如功率回退法、正負(fù)反饋法、預(yù)失真和非線性器件法等等，針對(duì)功率放大器對(duì)信號(hào)的失真放大問(wèn)題進(jìn)行研究，對(duì)比和研究了目前廣泛流行的自適應(yīng)數(shù)字預(yù)失真算法。在一般的自適應(yīng)數(shù)字預(yù)失真算法中，主要有兩類(lèi)：無(wú)記憶非線性預(yù)失真和有記憶非線性預(yù)失真。無(wú)記憶非線性預(yù)失真主要是通過(guò)比較功率放大器的反饋信號(hào)和已知輸入信號(hào)的幅度和相位的誤差來(lái)估計(jì)預(yù)失真器的各種修正參數(shù)。而有記憶非線性預(yù)失真主要是綜合考慮功率放大器非線性和記憶性對(duì)信號(hào)的污染，需要同時(shí)分析信號(hào)的當(dāng)前狀態(tài)和歷史狀態(tài)。在對(duì)比完兩種數(shù)字預(yù)失真算法之后，文章著重分析了有記憶預(yù)失真算法，選擇了其中的多項(xiàng)式預(yù)失真算法進(jìn)行了具體分析推演，并通過(guò)軟件無(wú)線電的方法將數(shù)字信號(hào)處理與FPGA結(jié)合起來(lái)，在內(nèi)嵌了System Generator軟件的Matlab/Simulink上對(duì)該算法進(jìn)行仿真分析，證明了這個(gè)算法的性能和有效性。 本文另外一個(gè)最重要的創(chuàng)新點(diǎn)在于，在FPGA設(shè)計(jì)上，使用了系統(tǒng)級(jí)設(shè)計(jì)的思路，與Xilinx公司提供的軟件能夠很好的配合，在完成仿真后能夠直接將代碼轉(zhuǎn)換成FPGA的網(wǎng)表文件或者硬件描述語(yǔ)言，大大簡(jiǎn)化了開(kāi)發(fā)過(guò)程，縮短了系統(tǒng)的開(kāi)發(fā)周期。
上傳時(shí)間： 2013-06-20
上傳用戶(hù)：handless
LDPC(Low Density Parity Check)碼是一類(lèi)可以用非常稀疏的校驗(yàn)矩陣或二分圖定義的線性分組糾錯(cuò)碼，最初由Gallager發(fā)現(xiàn)，故亦稱(chēng)Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來(lái)信道編碼界研究的熱點(diǎn)。 LDPC碼的奇偶校驗(yàn)矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長(zhǎng)成線性關(guān)系，克服了分組碼在長(zhǎng)碼長(zhǎng)時(shí)所面臨的巨大譯碼計(jì)算復(fù)雜度問(wèn)題，使長(zhǎng)編碼分組的應(yīng)用成為可能。而且由于校驗(yàn)矩陣的稀疏特性，在長(zhǎng)的編碼分組時(shí)，相距很遠(yuǎn)的信息比特參與統(tǒng)一校驗(yàn)，這使得連續(xù)的突發(fā)差錯(cuò)對(duì)譯碼的影響不大，編碼本身就具有抗突發(fā)差錯(cuò)的特性。 本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對(duì)RU算法進(jìn)行了改進(jìn)。 最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實(shí)現(xiàn)了碼長(zhǎng)為504的基于RU算法的LDPC編碼器。在設(shè)計(jì)過(guò)程中，為節(jié)省資源、提高速度，在向量存儲(chǔ)時(shí)采用稀疏矩陣技術(shù)，在向量相加時(shí)采用通過(guò)奇校驗(yàn)直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開(kāi)了復(fù)雜的矩陣求逆運(yùn)算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲(chǔ)單元，時(shí)鐘頻率達(dá)到120MHz，數(shù)據(jù)吞吐率達(dá)到33Mb/s，功能上也滿(mǎn)足編碼器的要求。
上傳時(shí)間： 2013-06-09
上傳用戶(hù)：66wji
“計(jì)算機(jī)組成原理”是計(jì)算機(jī)專(zhuān)業(yè)的一門(mén)核心課程。傳統(tǒng)的計(jì)算機(jī)組成原理實(shí)驗(yàn)是在指令格式、尋址方式、運(yùn)算器、控制器、存儲(chǔ)器等都相對(duì)固定的情況下進(jìn)行，學(xué)生主要進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證，缺少自主設(shè)計(jì)和創(chuàng)新過(guò)程。 為改變這種狀況，須更新現(xiàn)有的計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)。采用FPGA芯片作為載體，使用EDA開(kāi)發(fā)工具，用硬件描述語(yǔ)言實(shí)現(xiàn)不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺(tái)可用于組成實(shí)驗(yàn)教學(xué)的完整計(jì)算機(jī)系統(tǒng)。這期間學(xué)生將掌握組成原理實(shí)驗(yàn)系統(tǒng)的各個(gè)部件的功能及其相互之間如何協(xié)作。本實(shí)驗(yàn)系統(tǒng)能夠讓學(xué)生完成有關(guān)計(jì)算機(jī)組成原理的部件實(shí)驗(yàn)和整機(jī)實(shí)驗(yàn)：部件實(shí)驗(yàn)包括加法器、乘法器、除法器、算術(shù)邏輯運(yùn)算單元、控制器、存儲(chǔ)器等；整機(jī)實(shí)驗(yàn)可以獨(dú)立實(shí)現(xiàn)各部件的功能描述。該系統(tǒng)能夠幫助學(xué)生鞏固課堂知識(shí)并增強(qiáng)設(shè)計(jì)能力。 為實(shí)現(xiàn)上述目的，依據(jù)EDA技術(shù)的開(kāi)發(fā)流程和方法，建立了一個(gè)完整的體系，其中包括控制模塊、內(nèi)存模塊、運(yùn)算器模塊、通用寄存器組及其控制部件、程序計(jì)數(shù)器、地址寄存器、指令寄存器、時(shí)序部件、數(shù)據(jù)控制部件、狀態(tài)值控制部件，以及為幫學(xué)生調(diào)試而專(zhuān)門(mén)設(shè)計(jì)的輸出觀察部件。在Quartus Ⅱ開(kāi)發(fā)環(huán)境下，使用Altera公司FPGA芯片，采用VHDL，語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了上述模塊。經(jīng)過(guò)仿真測(cè)試，所實(shí)現(xiàn)的各功能模塊作為獨(dú)立部件時(shí)能完成各自功能：而將這些部件組合起來(lái)的整機(jī)系統(tǒng)，可以執(zhí)行程序段和進(jìn)行各種運(yùn)算處理，達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA 計(jì)算機(jī)組成原理 實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-06-01
上傳用戶(hù)：hebmuljb
衛(wèi)星導(dǎo)航定位系統(tǒng)可以為公路、鐵路、空中和海上的交通運(yùn)輸工具提供導(dǎo)航定位服務(wù)。它能夠軍民兩用，戰(zhàn)略作用與商業(yè)利益并舉。只要持有便攜式接收機(jī)，則無(wú)論身處陸地、海上還是空中，都能收到衛(wèi)星發(fā)出的特定信號(hào)。接收機(jī)選取至少四顆衛(wèi)星發(fā)出的信號(hào)進(jìn)行分析，就能確定接收機(jī)持有者的位置。 GPS導(dǎo)航定位接收機(jī)的理論基礎(chǔ)即是擴(kuò)頻通信理論，擴(kuò)頻通信技術(shù)與常規(guī)的通信技術(shù)相比，具有低截獲率，強(qiáng)抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點(diǎn)，目前己從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展，成為進(jìn)入信息時(shí)代的高新技術(shù)通信傳輸方式之一。擴(kuò)頻通信技術(shù)中，最常見(jiàn)的是直接序列擴(kuò)頻通信(DSSS)系統(tǒng)，本文所研究的就是這一類(lèi)系統(tǒng)。 目前在衛(wèi)星信號(hào)的捕獲上一般使用兩種方法：順序捕獲方法(時(shí)域法，基于大規(guī)模并行相關(guān)器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現(xiàn)有順序捕獲和并行捕獲技術(shù)的原理，并給出了它們的優(yōu)缺點(diǎn)。 本文第三章對(duì)長(zhǎng)碼的直接捕獲進(jìn)行了深入的研究，基于對(duì)國(guó)內(nèi)外相關(guān)文獻(xiàn)中長(zhǎng)碼直捕方法的分析與對(duì)比，并且結(jié)合在實(shí)際過(guò)程中硬件資源需求的考慮，應(yīng)用了基于分段補(bǔ)零循環(huán)相關(guān)和FFT搜索頻偏的直捕方法。此方法大大減少了計(jì)算量，加快了信號(hào)捕獲的速度。本方法利用FFT實(shí)現(xiàn)接收信號(hào)與本地長(zhǎng)碼的并行相關(guān)，同時(shí)完成頻偏的搜索，將傳統(tǒng)的二維搜索轉(zhuǎn)換為并行的一維搜索，從而能快速實(shí)現(xiàn)長(zhǎng)碼捕獲。 GPS信號(hào)十分微弱，靈敏度低，在戰(zhàn)場(chǎng)環(huán)境下，GPS接收機(jī)會(huì)面臨各種人為的干擾。如何從復(fù)雜的干擾信號(hào)中實(shí)現(xiàn)對(duì)GPS信號(hào)的捕獲，即抗干擾技術(shù)的研究，是GPS也是本文研究一個(gè)的方面。第四章即研究了GPS接收機(jī)干擾抑制算法，在強(qiáng)干擾環(huán)境下，需要借助信號(hào)處理技術(shù)在不增加信號(hào)帶寬的條件下提高系統(tǒng)的抗干擾能力，以保證后續(xù)捕獲跟蹤模塊有充足的處理增益。 本文在第五章給出了GPS接收機(jī)長(zhǎng)碼捕獲以及干擾抑制的FPGA實(shí)現(xiàn)方案，并對(duì)各主要子模塊進(jìn)行了詳細(xì)地分析。基本型接收機(jī)中長(zhǎng)碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實(shí)現(xiàn)；抗干擾型接收機(jī)中選用Xilinx xc4vlx100芯片。實(shí)現(xiàn)了各模塊的單獨(dú)測(cè)試和整個(gè)系統(tǒng)的聯(lián)調(diào)，通過(guò)聯(lián)調(diào)驗(yàn)證，本文提出的長(zhǎng)碼直接捕獲方法正確、可行。 本文提出的長(zhǎng)碼直捕方法可以在不需要C/A碼輔助捕獲下完成對(duì)長(zhǎng)碼的直接捕獲，可以應(yīng)用于GPS接收機(jī)，監(jiān)測(cè)站接收機(jī)的同步等，對(duì)我國(guó)自主研發(fā)導(dǎo)航定位接收機(jī)也有重大的現(xiàn)實(shí)及經(jīng)濟(jì)意義。
標(biāo)簽： FPGA 衛(wèi)星導(dǎo)航 接收機(jī)
上傳時(shí)間： 2013-06-18
上傳用戶(hù)：wang5829
隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實(shí)現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點(diǎn)。本文闡述了MAC層的FPGA設(shè)計(jì)、仿真及測(cè)試；介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對(duì)各個(gè)模塊的設(shè)計(jì)過(guò)程進(jìn)行了詳細(xì)闡述，接著介紹了開(kāi)發(fā)環(huán)境和驗(yàn)證工具，同時(shí)給出測(cè)試方案、驗(yàn)證數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖。 對(duì)MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機(jī)接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語(yǔ)言的解決方法。 本課題針對(duì)以下三個(gè)方面進(jìn)行了研究并取得一定的成果: 1)FPGA開(kāi)發(fā)平臺(tái)的硬件實(shí)現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測(cè)試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗(yàn)證開(kāi)發(fā)平臺(tái)。 2)基于FPGA實(shí)現(xiàn)以太網(wǎng)控制器。用VerilogHDL語(yǔ)言構(gòu)建以太網(wǎng)控制器，實(shí)現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。 本論文實(shí)現(xiàn)了一個(gè)基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗(yàn)。同時(shí)，為與其它WS接口的控制器實(shí)現(xiàn)直接互連創(chuàng)造了條件，對(duì)高層次設(shè)計(jì)這一先進(jìn)ASIC設(shè)計(jì)方法也有了較為深入的認(rèn)識(shí)。
標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器
上傳時(shí)間： 2013-07-17
上傳用戶(hù)：bruce
文章開(kāi)篇提出了開(kāi)發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開(kāi)關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點(diǎn)是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對(duì)不同的客戶(hù)要求來(lái)“量身定做”不同的產(chǎn)品，同時(shí)幾乎沒(méi)有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天，這種傳統(tǒng)的模擬開(kāi)關(guān)電源已經(jīng)很難跟上時(shí)代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化，開(kāi)關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化，使開(kāi)關(guān)電源的控制部分的智能化、零件的共通化、電源的動(dòng)作狀態(tài)的遠(yuǎn)距離監(jiān)測(cè)成為了可能，同時(shí)由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對(duì)不同客戶(hù)的需求，這就降低了開(kāi)發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號(hào)處理新技術(shù)，數(shù)字化開(kāi)關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天，最后一個(gè)沒(méi)有數(shù)字化的堡壘就是電源領(lǐng)域。近年來(lái)，數(shù)字電源的研究勢(shì)頭與日俱增，成果也越來(lái)越多。雖然目前中國(guó)制造的開(kāi)關(guān)電源占了世界市場(chǎng)的80％以上，但都是傳統(tǒng)的比較低端的模擬電源。高端市場(chǎng)上幾乎沒(méi)有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開(kāi)關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上，提出了一種新的數(shù)字化調(diào)節(jié)器方案，即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對(duì)系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計(jì)，并通過(guò)測(cè)試取得了預(yù)期結(jié)果。測(cè)試證明該方案能夠適合本行業(yè)時(shí)代發(fā)展的步伐，使系統(tǒng)電路更簡(jiǎn)單，精度更高，通用性更強(qiáng)。同時(shí)該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國(guó)內(nèi)外開(kāi)關(guān)電源發(fā)展的現(xiàn)狀，以及研究數(shù)字化開(kāi)關(guān)電源的意義。然后提出了數(shù)字化開(kāi)關(guān)電源的總體設(shè)計(jì)框圖和實(shí)現(xiàn)方案，并與傳統(tǒng)的開(kāi)關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計(jì)方案是采用DSP技術(shù)和FPGA技術(shù)來(lái)做數(shù)字化PID調(diào)節(jié)，通過(guò)數(shù)字化PID算法產(chǎn)生PWM波來(lái)控制斬波器，控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器，使電路更簡(jiǎn)單，精度更高，通用性更強(qiáng)。傳統(tǒng)的模擬開(kāi)關(guān)電源是將電流電壓反饋信號(hào)做PID調(diào)節(jié)后--分立元器件構(gòu)成，采用專(zhuān)用脈寬調(diào)制芯片實(shí)現(xiàn)PWM控制。電流反饋信號(hào)來(lái)自主回路的電流取樣，電壓反饋信號(hào)來(lái)自主回路的電壓采樣。再將這兩個(gè)信號(hào)分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端，用來(lái)實(shí)現(xiàn)閉環(huán)控制。同時(shí)用來(lái)保證系統(tǒng)的穩(wěn)定性及實(shí)現(xiàn)系統(tǒng)的過(guò)流過(guò)壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號(hào)則由單片機(jī)或電位器提供。再次，文章對(duì)各個(gè)模塊從理論和實(shí)際的上都做了仔細(xì)的分析和設(shè)計(jì)，并給出了具體的電路圖，同時(shí)寫(xiě)出了軟件流程圖以及設(shè)計(jì)中應(yīng)該注意的地方。整個(gè)系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運(yùn)算、環(huán)境開(kāi)關(guān)量檢測(cè)、環(huán)境開(kāi)關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號(hào)采集、負(fù)載電壓信號(hào)采集、負(fù)載電流信號(hào)采集、以及對(duì)信號(hào)的一階數(shù)字低通濾波。由于整個(gè)系統(tǒng)是閉環(huán)控制系統(tǒng)，要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來(lái)控制ADC，這樣就避免了高速采樣占用系統(tǒng)資源的問(wèn)題，減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號(hào)做PID調(diào)節(jié)，從而產(chǎn)生PWM波來(lái)控制逆變橋的開(kāi)關(guān)速率，從而達(dá)到閉環(huán)控制的目的。 最后，對(duì)數(shù)字化開(kāi)關(guān)電源和模擬開(kāi)關(guān)電源做了對(duì)比測(cè)試，得出了預(yù)期結(jié)論。同時(shí)也提出了一些需要改進(jìn)的地方，認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因?yàn)槭褂迷S多零件而需要很大空間，這些零件的參數(shù)值還會(huì)隨著使用時(shí)間、溫度和其它環(huán)境條件的改變而變動(dòng)并對(duì)系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反，同時(shí)數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時(shí)間以及減少開(kāi)發(fā)成本與風(fēng)險(xiǎn)。在當(dāng)前對(duì)產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下，數(shù)字化開(kāi)關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來(lái)基本上達(dá)到了設(shè)計(jì)要求。能夠滿(mǎn)足較高精度的設(shè)計(jì)要求。但對(duì)于高精度數(shù)字化電源，系統(tǒng)還有值得改進(jìn)的地方，比如改進(jìn)主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測(cè)控等技術(shù)領(lǐng)域，將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機(jī)地結(jié)合了起來(lái)。本系統(tǒng)的設(shè)計(jì)方案不僅可以用在電源控制器上，只要是相關(guān)的領(lǐng)域都可以采用。
上傳時(shí)間： 2013-06-29
上傳用戶(hù)：dreamboy36
同步技術(shù)在許多通訊系統(tǒng)中都是至關(guān)重要的，而WCDMA作為第三代移動(dòng)通信的標(biāo)準(zhǔn)之一，對(duì)其同步算法進(jìn)行研究是非常必要的。FPGA在許多硬件實(shí)現(xiàn)中充當(dāng)了很重要的角色，所以研究如何在FPGA上實(shí)現(xiàn)同步算法是非常具有實(shí)際意義的。 本文討論了三步小區(qū)搜索的算法，仿真了其性能，并且對(duì)如何進(jìn)行算法的FPGA移植展開(kāi)了深入的討論。 本文對(duì)三步小區(qū)搜索的算法按照算法計(jì)算量和運(yùn)算速度的標(biāo)準(zhǔn)分別進(jìn)行了比較和討論，并以節(jié)省資源和運(yùn)行穩(wěn)定為前提進(jìn)行了FPGA移植。最終在主同步中提出了改進(jìn)型的PSC匹配濾波器算法，在FPGA上提出了采用指針型雙口RAM的實(shí)現(xiàn)方式；在輔同步中提出了改進(jìn)型PFHT算法并采用查表遍歷算法判決，在FPGA上提出了用綜合型邏輯方式來(lái)實(shí)現(xiàn)；在導(dǎo)頻同步中采用了移位寄存器式擾碼生成算法，并引入了計(jì)分制判決算法。 與以往的WCDMA同步的FPGA實(shí)現(xiàn)相比，本文提出的實(shí)現(xiàn)方案巧妙地利用了FPGA的并行運(yùn)算結(jié)構(gòu)，在XILINX的V4芯片上只用了500個(gè)slice就完成了整個(gè)小區(qū)搜索，最大限度地節(jié)省了資源，為小區(qū)搜索在FPGA中的模塊小型化提供了途徑。
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：leileiq
隨著信息技術(shù)和電子技術(shù)的進(jìn)步和日益成熟，計(jì)算機(jī)數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡(jiǎn)化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開(kāi)發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對(duì)PCI對(duì)目標(biāo)設(shè)備數(shù)據(jù)采集卡實(shí)現(xiàn)的原理和方法進(jìn)行了深入研究，設(shè)計(jì)了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過(guò)在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶(hù)邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊(duì)列等模塊電路。利用ModelSim對(duì)PCI系統(tǒng)進(jìn)行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計(jì)，最終制作了PCI數(shù)據(jù)采集卡。 論文針對(duì)PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動(dòng)軟件、Windows環(huán)境的簡(jiǎn)易虛擬示波器以及簡(jiǎn)易虛擬邏輯儀實(shí)現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺(tái)，開(kāi)發(fā)了WDM設(shè)備驅(qū)動(dòng)程序。實(shí)現(xiàn)了Windows環(huán)境的簡(jiǎn)易虛擬示波器，和簡(jiǎn)易虛擬邏輯儀。系統(tǒng)測(cè)試結(jié)果表明該系統(tǒng)設(shè)計(jì)正確，系統(tǒng)運(yùn)行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時(shí)間： 2013-07-27
上傳用戶(hù)：yzy6007
通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專(zhuān)用集成電路實(shí)現(xiàn)。但是這類(lèi)芯片一般包含許多輔助模塊，而時(shí)常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時(shí)，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時(shí)候尤其是在監(jiān)控場(chǎng)所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對(duì)信息技術(shù)的發(fā)展和開(kāi)發(fā)過(guò)程中的實(shí)際需要，設(shè)計(jì)了一個(gè)藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)劃分模塊以及各個(gè)模塊的信號(hào)連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個(gè)模塊的功能，并用VHDL語(yǔ)言編寫(xiě)代碼來(lái)實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對(duì)各模塊進(jìn)行功能仿真和時(shí)序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開(kāi)發(fā)板上對(duì)系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙
上傳時(shí)間： 2013-07-13
上傳用戶(hù)：wfl_yy
本文介紹了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列FPGA器件的電子密碼鎖的設(shè)計(jì)方法。重點(diǎn)闡述了紅外遙控電子密碼鎖的整體架構(gòu)設(shè)計(jì)；介紹了一種由PT2248作為發(fā)送器，MIM-R1AA 38KHZ紅外一體化接收解調(diào)器作為接收器的紅外遙控系統(tǒng)的構(gòu)建方法；詳細(xì)說(shuō)明了如何運(yùn)用EDA技術(shù)自頂向下的設(shè)計(jì)方法，來(lái)實(shí)現(xiàn)基于XILINX公司出品的Spartan-3E系列FPGA芯片的紅外遙控解碼、密碼鎖的解鎖、密碼修改、報(bào)警提示及液晶顯示等功能。在分析紅外遙控電子密碼鎖各功能模塊時(shí)，本論文詳細(xì)闡述了各模塊的功能及外部接口信號(hào)，給出了各模塊的仿真波形以及整個(gè)系統(tǒng)的測(cè)試流程和測(cè)試結(jié)果。本論文在介紹Spartan-3E系列FPGA芯片的特點(diǎn)和性能的同時(shí)，利用Spartan-3E系列的XC3S500芯片中的KCPSM3和自行設(shè)計(jì)完成的狀態(tài)機(jī)控制器分別實(shí)現(xiàn)液晶顯示控制器，通過(guò)比較分析得知KCPSM3實(shí)現(xiàn)的控制器，在對(duì)FPGA的資源利用方面更加合理，實(shí)現(xiàn)更加便捷。 本論文利用紅外遙控技術(shù)解鎖，大大提高了電子密碼鎖的安全性能；采用FPGA開(kāi)發(fā)設(shè)計(jì)，所有算法完全由硬件電路來(lái)實(shí)現(xiàn)，使得系統(tǒng)的工作可靠性大為提高，同時(shí)由于FPGA具有在系統(tǒng)可編程功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改FPGA中的控制和接口電路，利用EDA工具將更新后的設(shè)計(jì)下載到FPGA中即可，無(wú)需更改外部電路的設(shè)計(jì)，大大提高了設(shè)計(jì)的效率。因此，采用FPGA開(kāi)發(fā)的數(shù)字系統(tǒng)，不僅具有很高的工作可靠性，其升級(jí)與改進(jìn)也極其方便。
上傳時(shí)間： 2013-06-25
上傳用戶(hù)：cy1109
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