提出了一種基于FPGA的時鐘跟蹤環路的設計方案,該方案簡化了時鐘跟蹤環路的結構,降低了時鐘調整電路的復雜度。實際電路測試結果表明,該方案能夠使接收機時鐘快速準確地跟蹤發射機時鐘的變化,且時鐘抖動小、穩準度高、工作穩定可靠。
上傳時間： 2015-01-02
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在基于ASIC或FPGA的設計中，設計人員必須認真考慮某些性能標準，他們面臨的挑戰主要體現在面積、速度和功耗方面。 與ASIC一樣，供應商在FPGA設計中也需要應對面積和速度的挑戰。隨著門數不斷增加，FPGA需要更大的面積和尺寸來適應更多的應用，設計工具需要采用更好的算法以便更有效地利用面積。不斷演進的FPGA技術也給設計人員帶來一系列新的挑戰，電源利用率就是其中之一，這對于為手持或便攜式設備設計基于FPGA的嵌入式系統來說是急需解決的問題。
上傳時間： 2013-11-23
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波長信號的解調是實現光纖光柵傳感網絡的關鍵，基于現有的光纖光柵傳感器解調方法，提出一種基于FPGA的雙匹配光纖光柵解調方法，此系統是一種高速率、高精度、低成本的解調系統，并且通過引入雙匹配光柵有效地克服了雙值問題同時擴大了檢測范圍。分析了光纖光柵的測溫原理并給出了該方案軟硬件設計，綜合考慮系統的解調精度和FPGA的處理速度給出了基于拉格朗日的曲線擬合算法。 Abstract: Sensor is one of the most important application of the fiber grating. Wavelength signal demodulating is the key techniques to carry out fiber grating sensing network， based on several existing methods of fiber grating sensor demodulation inadequate， a two-match fiber grating demodulation method was presented. This system is a high-speed， high precision， low-cost demodulation system. And by introducing a two-match grating effectively overcomes the problem of double value while expands the scope of testing. This paper analyzes the principle of fiber Bragg grating temperature and gives the software and hardware design of the program. Considering the system of demodulation accuracy and processing speed of FPGA，this paper gives the curve fitting algorithm based on Lagrange.
上傳時間： 2013-10-10
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基于Actel FPGA 的雙端口RAM 設計雙端口RAM 芯片主要應用于高速率、高可靠性、對實時性要求高的場合，如實現DSP與PCI 總線芯片之間的數據交換接口電路等。但普通雙端口RAM 最大的缺點是在兩個CPU發生競爭時，有一方CPU 必須等待，因而降低了訪問效率。IDT 公司推出的專用雙端口RAM 芯片解決了普通雙端口RAM 內部競爭問題，并融合了中斷、旗語、主從功能。它具有存取速度快、功耗低、可完全異步操作、接口電路簡單等優點，但缺點也非常明顯，那就是價格太昂貴。為解決IDT 專用雙端口RAM 芯片的價格過高問題，廣州致遠電子有限公司推出了一種全新的基于Actel FPGA 的雙端口RAM 的解決方案。該方案采用Actel FPGA 實現，不僅具有IDT 專用雙端口RAM 芯片的所有性能特點，更是在價格上得到了很大改善，以A3P060雙端口RAM 為例，在相同容量（2K 字節）下，其價格僅為IDT 專用芯片的六分之一。
上傳時間： 2013-10-19
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基于Actel FPGA 的多串口擴展設計采用了Actel 公司高集成度，小體積，低功耗，低系統成本，高安全性和可靠性的小容量FPGA—A3P030 進行設計，把若干接口電路的功能集成到A3P030 中，實現了三路以上的串口擴展。該設計靈活性高，可根據需求靈活實現并行總線擴展三路UART 或者SPI 擴展三路UART，波特率可以靈活設置。
上傳時間： 2013-11-03
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介紹了AES中,SubBytes算法在FPGA的具體實現.構造SubBytes的S-Box轉換表可以直接查找ROM表來實現.通過分析SubBytes算法得到一種可行性硬件邏輯電路,從而實現SubBytes變換的功能.
上傳時間： 2014-07-10
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為解決目前高速信號處理中的數據傳輸速度瓶頸以及傳輸距離的問題，設計并實現了一種基于FPGA 的高速數據傳輸系統，本系統借助Altera Cyclone III FPGA 的LVDS I/O 通道產生LVDS 信號，穩定地完成了數據的高速、遠距離傳輸。系統所需的8B/10B 編解碼、數據時鐘恢復(CDR)、串/并行轉換電路、誤碼率計算模塊均在FPGA 內利用VHDL 語言設計實現，大大降低了系統互聯的復雜度和成本，提高了系統集成度和穩定性。
上傳時間： 2013-11-25
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為實現設備中存在的低速數據光纖通信的同步復接/ 分接,提出一種基于FPGA 的幀同步頭信號提取檢測方案,其中幀頭由7 位巴克碼1110010 組成,在數據的接收端首先從復接數據中提取時鐘信號,進而檢測幀同步信號,為數字分接提供起始信號,以實現數據的同步分接。實驗表明,此方案成功地在光纖通信系統的接收端檢測到幀同步信號,從而實現了數據的正確分接。
上傳時間： 2013-10-22
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為了研制高性能的全數字永磁同步電機驅動系統，本文提出了一種基于FPGA的單芯片驅動控制方案。它采用硬件模塊化的現代EDA設計方法，使用VHDL硬件描述語言，實現了永磁同步電機矢量控制系統的設計。方案包括矢量變換、空間矢量脈寬調制(SVPWM)、電流環、速度環以及串行通訊等五部分。經過仿真和實驗表明，系統具有良好的穩定性和動態性能，調節轉速的范圍可以達到0.5r/min~4200r/min，對干擾誤差信號具有較強的容錯性，能夠滿足高性能的運動控制領域對永磁同步電機驅動系統的要求。
上傳時間： 2015-01-02
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設計了一種能使FPGA的主狀態機直接管理Flash的控制器，該控制器具有自己的指令集和中斷管理方式。用戶可以根據FPGA的系統時鐘對控制器進行操作，無需關心Flash對指令和數據的時序要求。控制器建立了自己的壞塊管理機制，合并了一些Flash的常用關聯指令，方便了用戶對FPGA主狀態機的設計。
上傳時間： 2013-10-28
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