基于高速FPGA 的PCB 設(shè)計技巧 如果高速PCB 設(shè)計能夠像連接原理圖節(jié)點那樣簡單，以及像在計算機顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計師初入PCB 設(shè)計，或者是極度的幸運，實際的PCB 設(shè)計通常不像他們所從事的電路設(shè)計那樣輕松。在設(shè)計最終能夠正常工作、有人對性能作出肯定之前，PCB設(shè)計師都面臨著許多新的挑戰(zhàn)。這正是目前高速PCB設(shè)計的現(xiàn)狀–設(shè)計規(guī)則和設(shè)計指南不斷發(fā)展，如果幸運的話，它們會形成一個成功的解決方案。
標簽： FPGA PCB 設(shè)計技巧
上傳時間： 2013-11-08
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基于單片機和FPGA的程控型邏輯分析儀設(shè)計與實現(xiàn)
標簽： FPGA 單片機 程控 邏輯分析儀
上傳時間： 2013-11-05
上傳用戶：daguda
基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計
標簽： FPGA DDS 優(yōu)化設(shè)計
上傳時間： 2013-11-09
上傳用戶：ydd3625
用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計
標簽： VerilogHDL FPGA 分頻器
上傳時間： 2015-01-02
上傳用戶：oooool
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標簽： FPGA DDS IP核 設(shè)計方案
上傳時間： 2013-12-22
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基于FPGA的小數(shù)分頻實現(xiàn)方法
標簽： FPGA 小數(shù)分頻 實現(xiàn)方法
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Alter FPGA的設(shè)計流程以及DSP設(shè)計.
標簽： Alter FPGA DSP 設(shè)計流程
上傳時間： 2013-11-07
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賽靈思采用專為 FPGA 定制的芯片制造工藝和創(chuàng)新型統(tǒng)一架構(gòu)，讓 7 系列 FPGA 的功耗較前一代器件降低一半以上。
標簽： FPGA 賽靈思 功耗 減
上傳時間： 2013-10-10
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WP374 Xilinx FPGA的部分重配置
標簽： Xilinx FPGA 374 WP
上傳時間： 2013-11-03
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首先得掌握FPGA的芯片結(jié)構(gòu)
標簽： FPGA 基本結(jié)構(gòu)
上傳時間： 2013-10-13
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