設(shè)計了一種在500kHz內(nèi)頻率任意可調(diào)、3.2瓦內(nèi)功率任意可調(diào)、且具備工作過程頻率自動跟蹤的超聲電源。綜合應(yīng)用AVR單片機與DDs頻率合成技術(shù),能夠調(diào)節(jié)輸出頻率并驅(qū)動換能器的多階工作頻率;采用觸發(fā)器跟蹤與電流最大值等跟蹤方法,實現(xiàn)對換能器工作頻率的實時精確跟蹤,滿足壓電換能器的穩(wěn)定諧振工作的要求。此外,本超聲電源具備多種波型輸出、 LCD顯示、鍵盤輸入、自動掃頻等多種功能,可應(yīng)用于半導(dǎo)體芯片引線鍵合、醫(yī)療超聲、超聲金屬加工等領(lǐng)域。
標(biāo)簽： AVR DDs 超聲波 電源研制
上傳時間： 2013-11-18
上傳用戶：思索的小白
目前利用DDs技術(shù)產(chǎn)生信號源的方法得到了廣泛的應(yīng)用，DDs技術(shù)已經(jīng)成為頻率合成技術(shù)的發(fā)展的主流方向！
標(biāo)簽： FPGA DDs 移相 信號發(fā)生器
上傳時間： 2013-10-16
上傳用戶：xcy122677
首先介紹了采用直接數(shù)字頻率合成（DDs）技術(shù)的正弦信號發(fā)生器的基本原理和采用FPGA實現(xiàn)DDs信號發(fā)生器的基本方法，然后結(jié)合DDs的原理分析了采用DDs方法實現(xiàn)的正弦信號發(fā)生器的優(yōu)缺點，其中重點分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對DDs原理上存在的幅度量化雜散，利用FPGA時鐘頻率可調(diào)的特點，重點提出了基于FPGA實現(xiàn)的DDs正弦信號發(fā)生器的兩種改進方法，經(jīng)過MATLAB仿真驗證，改進方法較好的抑制了幅度量化雜散，減小了誤差。
標(biāo)簽： FPGA DDs 雜散分析
上傳時間： 2013-10-09
上傳用戶：ssj927211
基于FPGA和DDs技術(shù)的正弦信號發(fā)生器設(shè)計
標(biāo)簽： FPGA DDs 正弦信號發(fā)生器
上傳時間： 2014-01-18
上傳用戶：hzakao
DDs
標(biāo)簽： DDs
上傳時間： 2013-10-17
上傳用戶：fredguo
基于FPGA的傳統(tǒng)DDs方法優(yōu)化設(shè)計
標(biāo)簽： FPGA DDs 優(yōu)化設(shè)計
上傳時間： 2014-12-28
上傳用戶：lmeeworm
基于DDs的多波形信號發(fā)生器設(shè)計
標(biāo)簽： DDs 多波形 信號發(fā)生器
上傳時間： 2013-11-08
上傳用戶：kqc13037348641
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDs IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDs IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDs IP核 設(shè)計方案
上傳時間： 2013-11-06
上傳用戶：songkun
DDs的多功能正弦信號發(fā)生器設(shè)計下載
標(biāo)簽： DDs 多功能 免費下載
上傳時間： 2013-10-31
上傳用戶：894898248
DDs的多功能信號發(fā)生器的設(shè)計下載
標(biāo)簽： DDs 多功能 信號發(fā)生器
上傳時間： 2013-10-12
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