本文檔是Altera（INTEL）FPGA的封裝信息大全，所有INTEL FPGA的封裝信息均可找到，適用于PCB工程師，結(jié)構(gòu)工程師使用
上傳時間： 2022-03-09
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AD14是一款十分優(yōu)秀的電子設(shè)計一體化工具，AD14功能強悍，能夠幫助用戶極大的提高電路設(shè)計的質(zhì)量和效率，AD14軟件還提供了真正的裝配變量支持、支持折疊剛?cè)醩tep模型導(dǎo)出等功能，Altium Designer軟件還提高了等長調(diào)整的布線速度和效率，極坐標(biāo)網(wǎng)格放置元器件自動旋轉(zhuǎn)等。AD14功能特色 1、板級設(shè)計 我們十分注重PCB設(shè)計，我們所提供的工具可以幫您實現(xiàn)電子產(chǎn)品設(shè)計目標(biāo)。我們的系統(tǒng)包括在單一的統(tǒng)一系統(tǒng)中，實現(xiàn)原理圖捕獲，3D PCB布局，分析和可編程設(shè)計。軟硬結(jié)合電路板設(shè)計，可以在剛性板上安裝重要電路元件，以創(chuàng)新的方法連接可折疊的柔性電路板，以適應(yīng)任何空間。通過層堆棧管理功能，您可以在單一的軟硬結(jié)合PCB板中定義多個堆棧，分配給不同層的不同部分。這種技術(shù)不僅適用于軟硬結(jié)合板設(shè)計，還適用于電路嵌入式元件。 2、智能數(shù)據(jù)管理 我們的軟件幫您完成整個項目的生命周期，協(xié)助您安全可靠地管理，修改和復(fù)用設(shè)計文件。您還可以與Altium Designer中的組織項目和供應(yīng)鏈管理相互連接 。 3、設(shè)計內(nèi)容的好處 使用我們設(shè)計內(nèi)容中的電子設(shè)計元件， 大大的為您節(jié)省了時間和資源。它為您提供了電子設(shè)計IP訪問，包括統(tǒng)一元件，參考設(shè)計及板極模型。 4、軟設(shè)計 從板級功能轉(zhuǎn)至可編程領(lǐng)域，實現(xiàn)一個真正的獨立于FPGA供應(yīng)商的自由開發(fā)環(huán)境。 5、快速成型 通過我們獨一的，可重構(gòu)的硬件平臺來探索互動式，獨立于供應(yīng)商的實施并部署您的電子設(shè)計。AD14功能介紹 1、AD14支持柔性和軟硬結(jié)合設(shè)計 軟硬電路結(jié)合了剛性電路處理功能以及軟性電路的多樣性。大部分元件放置在剛性電路中，然后與柔性電路相連接，它們可以扭轉(zhuǎn)，彎曲，折疊成小型或獨特的形狀。Altium Designer支持電子設(shè)計使用軟硬電路，打開了更多創(chuàng)新的大門。它還提供電子產(chǎn)品的更小封裝，節(jié)省材料和生產(chǎn)成本，增加了耐用性。 2、層堆棧的增強管理 Altium層堆棧管理支持4-32層。層層中間有單一的主棧，以此來定義任意數(shù)量的子棧。它們可以放置在軟硬電路不同的區(qū)域，促進堆棧之間的合作和溝通。 Altium Designer 14增強了層堆棧管理器，可以快速直觀地定義主、副堆棧。 3、Vault內(nèi)容庫 使用Altium Designer14和即將發(fā)布的Altium Vault，數(shù)據(jù)可以可靠地從一個Altium Vault中直接復(fù)制到另一個。它不僅可以補充還可以修改，但基本足跡層集和符號都能自動進行轉(zhuǎn)換，以滿足您的組織的標(biāo)準(zhǔn)。 Altium Vault 1.2發(fā)布后可供選擇 4、板設(shè)計增強 Altium Designer14包括了一系列要求增強我們的電路板設(shè)計技術(shù)。使用我們新的差分對布線工具，當(dāng)跟蹤差距改變時阻抗始終保持。通過拼接已經(jīng)顯著改進并給予不錯的成果和更大的控制權(quán)。 5、支持嵌入式元件 PCB層堆疊內(nèi)嵌的元件，可以減少占用空間，支持更高的信號頻率，減少信號噪聲，提高電路信號的完整性。 Altium Designer 14支持嵌入式分立元件，在裝配中，可以作為個體制造，并放置于內(nèi)層電路。
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上傳時間： 2022-07-22
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現(xiàn)實生活中的語音不可避免的要受到周圍環(huán)境的影響，背景噪聲例如機械噪聲、街頭音樂噪音，其他說話者的話音等均會嚴重地影響語音信號的質(zhì)量：此外傳輸系統(tǒng)本身也會產(chǎn)生各種噪聲，因此接收端的信號為帶噪語音信號。混疊在語音信號中的噪聲按類別可分為環(huán)境噪聲等的加法性噪聲及電器線路干擾等的乘法性噪聲；按性質(zhì)可分為平穩(wěn)噪聲和非平穩(wěn)噪聲。 語音增強的根本目的就是凈化語音質(zhì)量。把不需要的噪音減低到最小程度。但是由于噪音的復(fù)雜性，很難歸納出一個統(tǒng)一的特征，因此不可能尋求一種算法完全適應(yīng)于所有的噪音消除，因此語音增強是一個復(fù)雜的工程。 有關(guān)抗噪聲技術(shù)的研究以及實際環(huán)境下的語音信號處理系統(tǒng)的開發(fā)，在國內(nèi)外已經(jīng)成為語音信號處理非常重要的研究課題，已經(jīng)作了大量的研究工作，取得了豐富的研究成果。本文僅對加性噪聲下的語音增強技術(shù)做了較為仔細的討論，我們先給出語音信號處理的基本理論，它是語音增強算法研究和實現(xiàn)的理論基礎(chǔ)，在此基礎(chǔ)總結(jié)了自適應(yīng)信號處理技術(shù)的特點以及在語音增強方面的應(yīng)用。選取工程領(lǐng)域最常用的自適應(yīng)LMS濾波算法和RLS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法，并分析了在平穩(wěn)和非平穩(wěn)噪聲環(huán)境下，L M S濾波器族和R L S濾波器在不同噪音輸入下的權(quán)系數(shù)收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 研究了MATLAB語言程序設(shè)計和使用MALTLAB對語音算法進行仿真、并輸入了多種實際環(huán)境下的噪音進行濾波仿真并對仿真的結(jié)果進行比較和分析。總結(jié)出了LMS、NLMS、SIGN-ERROR-LMS、RLS自適應(yīng)濾波器在語音濾波方面的特點 和應(yīng)用情況。 最后在MATLAB仿真的基礎(chǔ)上，利用Altera公司的Cyclone2系列FPGA芯片和多種EDA工具，完成了L M S自適應(yīng)濾波器的FPGA設(shè)計。 關(guān)鍵詞：語音增強，背景噪音，自適應(yīng)濾波器，LMS，RLS，F(xiàn)PGA
上傳時間： 2013-04-24
上傳用戶：lijianyu172
隨著電子技術(shù)的不斷發(fā)展和進步，嵌入式系統(tǒng)也越來越廣泛的滲入到人類生活的方方面面。我們生活中常用的手機、數(shù)碼相機、掌上電腦、便攜式掃描儀等等都應(yīng)用到了嵌入式系統(tǒng)。 論文首先介紹了嵌入式系統(tǒng)，包括嵌入式系統(tǒng)的構(gòu)成、特點、發(fā)展趨勢以及FPGA在嵌入式中的應(yīng)用等，指明嵌入式系統(tǒng)設(shè)計一般可分為硬件設(shè)計和軟件設(shè)計兩部分。 硬件設(shè)計部分，首先介紹了FPGA的相關(guān)知識，包括FPGA構(gòu)成、特性、開發(fā)工具、開發(fā)流程等，并對論文中選用的Altera公司的CyclonⅡ器件做了詳細的介紹。利用SOPC Builder、NiosⅡ等工具設(shè)計創(chuàng)建了NiosⅡ CPU內(nèi)核，添加以太網(wǎng)、Flash、PIO以及VGA接口等模塊，生成了一個Nios CPU內(nèi)核，完成硬件設(shè)計。 軟件設(shè)計部分，研究了嵌入式操作系統(tǒng)的發(fā)展、種類、特點等，簡單介紹了幾種代表性的嵌入式操作系統(tǒng)。選擇嵌入式操作系統(tǒng)時，綜合考慮了內(nèi)核、可移植性、可裁剪性、外掛模塊、成本、服務(wù)等各種因素，最終選用μCLinux操作系統(tǒng)。詳細介紹了μCLinux的特點、基本架構(gòu)、代碼結(jié)構(gòu)等。利用NiosⅡIDE為宿主機建立Linux開發(fā)環(huán)境。在IDE里配置Linux內(nèi)核和文件系統(tǒng)，編譯后上載到做好的硬件平臺上。啟動μCLinux后將一個C語言編寫的九宮格求解程序下載到開發(fā)板中運行，檢驗運行結(jié)果，驗證嵌入式系統(tǒng)的正確性。 論文所做的只是嵌入式系統(tǒng)的一個應(yīng)用實例。實際應(yīng)用過程中，用戶可以根據(jù)自己的實際需要對軟硬件進行修改，以實現(xiàn)不同的功能。
標(biāo)簽： FPGA 嵌入式系統(tǒng)設(shè)計
上傳時間： 2013-07-19
上傳用戶：zhuoying119
數(shù)字圖像處理技術(shù)是信息科學(xué)中近幾十年來發(fā)展最為迅速的學(xué)科之一。目前，數(shù)字圖像處理技術(shù)被廣泛應(yīng)用于航空航天、通信、醫(yī)學(xué)及工業(yè)生產(chǎn)等領(lǐng)域中。數(shù)字圖像處理的特點是處理的數(shù)據(jù)量大，處理非常耗時，本文研究了在FPGA上用硬件描述語言實現(xiàn)圖像處理算法，通過功能模塊的硬件化，解決了視頻圖像處理的速度問題。隨著微電子技術(shù)的高速發(fā)展，F(xiàn)PGA為數(shù)字圖像信號處理在算法、系統(tǒng)結(jié)構(gòu)上帶來了新的方法和思路。 本文設(shè)計的基于FPGA的圖像處理系統(tǒng)，是一個具有視頻圖像采集、圖像處理、圖像顯示功能的圖像處理系統(tǒng)。該系統(tǒng)采用Altera公司FPGA芯片作為中央處理器，由視頻解碼模塊、圖像處理模塊、視頻編碼模塊組成。模擬視頻信號由CCD傳感器送入，經(jīng)視頻解碼芯片SAA7113轉(zhuǎn)換成數(shù)字視頻信號后，圖像處理模塊完成中值濾波和邊緣檢測這兩種圖像處理算法，視頻編碼芯片SAA7121將數(shù)字視頻信號轉(zhuǎn)換成模擬視頻信號輸出。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進行了仿真及邏輯綜合。仿真結(jié)果表明，使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得良好的處理效果，處理速度也遠遠高于軟件法處理的方法。
標(biāo)簽： FPGA 數(shù)字圖像處理
上傳時間： 2013-04-24
上傳用戶：han_zh
本文完成了對MIPS-CPU的指令集確定，流水線與架構(gòu)設(shè)計，代碼編寫，并且在x86計算機上搭建了稱為gccmips_elf的仿真系統(tǒng)，完成了對MIPS-CPU硬件系統(tǒng)的模擬仿真，最終完成FPGA芯片的下載與實現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個MIPS-CPU的架構(gòu)設(shè)計與5級流水線級數(shù)的確定。制定了整個CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖；根據(jù)MIPS-CPU的指令集的模式，完成了對不同模式下的指令的分析，給出了相應(yīng)的取指，譯碼，產(chǎn)生新的程序存儲器尋址地址，執(zhí)行，數(shù)據(jù)存儲器與寄存器文件回寫的控制信號，完成取指令模塊，譯碼模塊，執(zhí)行模塊，數(shù)據(jù)回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設(shè)計。 @@ 重點分析了由于流水線設(shè)計而引入的競爭與冒險，分析了在不同流水線階段可能存在的競爭與冒險，對引起競爭與冒險的原因進行了確定，并通過增加一些電路邏輯來避免競爭與冒險的發(fā)生，完成了競爭與冒險檢測電路模塊以及數(shù)據(jù)回寫前饋電路模塊的代碼編寫，從而解決了競爭與冒險的問題，使設(shè)計的5級流水線得以暢順實現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺的搭建，該仿真器用來對應(yīng)用程序進行編譯，鏈接與執(zhí)行，生成相應(yīng)匯編語言程序以及向量文件(16進制機器碼)；并且同時產(chǎn)生相關(guān)的Modelsim仿真，及Quartus II下載驗證的文件。本設(shè)計利用該仿真系統(tǒng)來評估設(shè)計的MIPS-CPU的硬件系統(tǒng)，模擬仿真結(jié)果證明本文設(shè)計的MIPS-CPU可以實現(xiàn)正常功能。本論文課題的研究成功對今后從事專用RISC-CPU設(shè)計的同行提供了有益的參考。 @@ 最終將設(shè)計的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進行了編譯與驗證，對設(shè)計的MIPS-CPU的資源使用，關(guān)鍵路徑上的時序，布線情況進行了分析，最終完成各個指標(biāo)的檢查，并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進行軟硬件聯(lián)合調(diào)試，結(jié)果表明設(shè)計的MIPS-CPU功能正常，滿足約束，指標(biāo)正確。 @@關(guān)鍵詞 MIPS；流水線；競爭與冒險；仿真器；FPGA
上傳時間： 2013-07-31
上傳用戶：gjzeus
數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場新的革命，而與此對應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對MPEG—2碼流進行打包形成TS流（transport stream），進行多個傳輸流復(fù)用，最后通過不同媒介進行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實現(xiàn)方案，主要進行了如下幾項工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對每個信道編碼模塊進行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點，重點對信道編碼中四個模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實現(xiàn)算法進行了比較詳細的分析，并闡述了每個模塊及QPSK調(diào)制的設(shè)計方案及實現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點，對編碼器進行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實現(xiàn)起來更為簡單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計以Altera公司的QuartusⅡ為開發(fā)平臺，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實現(xiàn)，通過Verilog HDL描述和時序仿真來驗證算法的可行性，并給出系統(tǒng)設(shè)計中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達到了DVB系統(tǒng)信道編碼設(shè)計的要求。
上傳時間： 2013-06-26
上傳用戶：allen-zhao123
自20世紀(jì)90年代以來，隨著計算機技術(shù)、超大規(guī)模集成電路技術(shù)和通信及網(wǎng)絡(luò)技術(shù)的發(fā)展，微機保護和測控裝置的性能得到大幅提升，以此為基礎(chǔ)的變電站自動化系統(tǒng)在我國的電力系統(tǒng)中得到長足的發(fā)展和廣泛的應(yīng)用。 @@ 為增加產(chǎn)品的市場競爭力，電力系統(tǒng)二次設(shè)備生產(chǎn)廠商緊跟市場需求，將各種具有高性價比的新型處理器芯片和外圍芯片大量應(yīng)用到變電站自動化系統(tǒng)的保護、測控裝置上，如32位CPU、數(shù)字信號處理芯片DSP、高速高精度A/D轉(zhuǎn)換芯片、大容量Flash存儲芯片、可編程邏輯器件CPLD、FPGA等。這些功能強大的器件的應(yīng)用使保護測控裝置在外形上趨于小型化集成化，而在功能上則較以前有顯著提升。同時，各種成熟的商用嵌入式實時操作系統(tǒng)的采用使處理器的性能得到充分發(fā)揮，裝置通信、數(shù)據(jù)存儲及處理能力更強，性能大幅提高，程序移植升級更加方便快捷。 @@ 本論文以現(xiàn)階段國內(nèi)外變電站自動化系統(tǒng)測控技術(shù)為參考，根據(jù)變電站自動化系統(tǒng)的發(fā)展趨勢和要求，研究一種基于ARM和FPGA技術(shù)并采用嵌入式實時操作系統(tǒng)的高性能測控裝置，并給出硬軟件設(shè)計。 @@ 裝置硬件采用模塊化設(shè)計，按照測控裝置基本功能設(shè)計插件板。分為主CPU插件、交流采樣插件、遙信采集插件、遙控出口插件、直流采樣及輸出插件。除主CPU插件，其他插件的數(shù)量可以根據(jù)需要任意增減，滿足不同用戶的需求。 @@ 裝置主CPU采用目前先進的基于ARM技術(shù)的微處理器AT91RM9200，通過數(shù)據(jù)、地址總線和其他插件板連接，構(gòu)成裝置的整個系統(tǒng)。交流采樣插件采用FPGA技術(shù)，利用ALTERA公司的FPGA芯片EP1K10實現(xiàn)交流采樣的控制，降低了CPU的負擔(dān)。 @@ 軟件采用Vxworks嵌入式實時操作系統(tǒng)，增加了系統(tǒng)的性能。以任務(wù)來管理不同的軟件功能模塊，利于裝置軟件的并行開發(fā)和維護。 @@關(guān)鍵詞：測控裝置；嵌入式實時操作系統(tǒng)；ARM；現(xiàn)場可編程門陣列
上傳時間： 2013-04-24
上傳用戶：JESS
工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學(xué)模型。應(yīng)用常規(guī)的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡(luò)具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學(xué)習(xí)記憶、自學(xué)習(xí)和自適應(yīng)能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結(jié)合，應(yīng)用到實際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應(yīng)能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡(luò)的研究主要是神經(jīng)網(wǎng)絡(luò)的理論研究、神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究和神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究，這三方面是相互依賴和相互促進的關(guān)系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術(shù)實現(xiàn)單神經(jīng)元PID智能控制器的研究與設(shè)計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。 首先，對單神經(jīng)元PID智能控制器的設(shè)計原理和設(shè)計算法進行了深入的研究與分析；其次，利用MATLAB設(shè)計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設(shè)計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結(jié)果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設(shè)計的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設(shè)計模塊主要包括權(quán)值修改模塊、誤差計算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在各個模塊的設(shè)計中進行了優(yōu)化處理，使本文的設(shè)計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。
上傳時間： 2013-04-24
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MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設(shè)計方法，實現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進行設(shè)計，可以省去存儲中間計算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計算子模塊的工作時序，將數(shù)據(jù)計算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時間： 2013-07-01
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