<abbr id="66m6a"></abbr> 高精度慣性加速度計(jì)能夠?qū)崿F(xiàn)實(shí)時(shí)位移檢測(cè)，在當(dāng)今民用和軍用系統(tǒng)如汽車電子、工業(yè)控制、消費(fèi)電子、衛(wèi)星火箭和導(dǎo)彈等中間具有廣泛的需求。在高精度慣性加速度計(jì)中，特別需要穩(wěn)定的低噪聲高靈敏度接口電路。事實(shí)上，隨著傳感器性能的不斷提高，接口電路將成為限制整個(gè)系統(tǒng)的主要因素。 本論文在分析差動(dòng)電容式傳感器工作原理的基礎(chǔ)上，設(shè)計(jì)了針對(duì)電容式加速度計(jì)的全差分開環(huán)低噪聲接口電路。前端電路檢測(cè)傳感器電容的變化，通過(guò)積分放大，產(chǎn)生正比于電容波動(dòng)的電壓信號(hào)。 本論文采用開關(guān)電容電路結(jié)構(gòu)，使得對(duì)寄生不敏感，信號(hào)靈敏度高，容易與傳感器單片集成。為了得到微重力加速度性能，設(shè)計(jì)電容式位移傳感接口電路時(shí)，重點(diǎn)研究了噪聲問(wèn)題和系統(tǒng)建模問(wèn)題。仔細(xì)分析了開環(huán)傳感器中的不同噪聲源，并對(duì)其中的一些進(jìn)行了仿真驗(yàn)證。建立了接口電路寄生電容和寄生電阻模型。 為了更好的提高分辨率，降低噪聲的影響如放大器失調(diào)、1/f噪聲、電荷注入、時(shí)鐘饋通和KT/C噪聲，本論文采用了相關(guān)雙采樣技術(shù)（CDS）。為了限制接口電路噪聲特別是熱噪聲，著重設(shè)計(jì)考慮了前置低噪聲放大器的設(shè)計(jì)及優(yōu)化。由于時(shí)鐘一直導(dǎo)通，特別設(shè)計(jì)了低功耗弛豫振蕩器，振蕩頻率為1．5M。為了減小傳感器充電基準(zhǔn)電壓噪聲，采用兩級(jí)核心基準(zhǔn)結(jié)構(gòu)設(shè)計(jì)了高精度基準(zhǔn)，電源抑制比高達(dá)90dB。 TSMC 0．18μm工藝中的3．3V電壓和模型，本論文進(jìn)行了spectre仿真。 關(guān)鍵詞：MEMS；電容式加速度計(jì)；接口電路；低噪聲放大器；開環(huán)檢測(cè)
上傳時(shí)間： 2013-05-23
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隨著我國(guó)工業(yè)和國(guó)民經(jīng)濟(jì)的快速發(fā)展，電網(wǎng)負(fù)荷急劇增加，特別是沖擊性、非線性負(fù)荷所占比重不斷加大，使得供電電壓發(fā)生波動(dòng)和閃變，嚴(yán)重影響著電網(wǎng)的電能質(zhì)量。根據(jù)國(guó)際電工委員會(huì)(IEC)電磁兼容(EMC)標(biāo)準(zhǔn)IEC61000-3-7以及國(guó)標(biāo)GB12326-2000，電壓波動(dòng)和閃變己成為衡量電能質(zhì)量的重要指標(biāo)。 電壓波動(dòng)和閃變作為衡量電能質(zhì)量的重要指標(biāo)，能更直接、迅速地反映出電網(wǎng)的供電質(zhì)量。然而，目前國(guó)內(nèi)還沒有很好的電壓波動(dòng)與閃變測(cè)量的數(shù)字信號(hào)處理方法。為此，論文在深入研究電壓波動(dòng)和閃變測(cè)量技術(shù)的基礎(chǔ)上，提出一種基于Simulink/DSP Builder的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方法，利用DSP Builder工具將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言VHDL文件，避免了VHDL語(yǔ)言手動(dòng)編寫系統(tǒng)的煩瑣過(guò)程，從而能夠?qū)⒏嗑杏谙到y(tǒng)算法的優(yōu)化上。該方法充分利用Matlab/Simulink系統(tǒng)建模的優(yōu)勢(shì)，同時(shí)也能夠發(fā)揮FPGA并行執(zhí)行速度快、測(cè)量精度高的優(yōu)點(diǎn)。 論文首先介紹了電壓波動(dòng)和閃變的基木概念、特征量，闡述了電壓波動(dòng)與閃變的測(cè)量原理，分析比較了現(xiàn)有測(cè)量方法和裝置的特點(diǎn)和優(yōu)劣。然后依據(jù)電壓波動(dòng)與閃變測(cè)量的IEC標(biāo)準(zhǔn)以及國(guó)家標(biāo)準(zhǔn)，在對(duì)電壓波動(dòng)與閃變測(cè)量模擬仿真的基礎(chǔ)上研究其數(shù)字化實(shí)現(xiàn)方法，即采用數(shù)字濾波的方式在Simulink/DSP Builder工具下設(shè)計(jì)電壓波動(dòng)與閃變測(cè)量系統(tǒng)的數(shù)字模型。同時(shí)在ModelSim SE6.1d軟件下進(jìn)行了系統(tǒng)功能仿真，并且在Altera公司的FPGA設(shè)計(jì)軟件QuartusⅡ6.0下進(jìn)行了系統(tǒng)時(shí)序仿真。 仿真結(jié)果表明，基于Simulink/DSP Builder窗口化的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方案，設(shè)計(jì)簡(jiǎn)單、快捷高效，能夠滿足電壓波動(dòng)和閃變測(cè)量最初的系統(tǒng)設(shè)計(jì)要求，為進(jìn)一步從事電壓波動(dòng)和閃變測(cè)量研究提供了一種全新的設(shè)計(jì)理念，具有一定的理論與現(xiàn)實(shí)意義。
標(biāo)簽： FPGA 電壓波動(dòng) 測(cè)量
上傳時(shí)間： 2013-07-10
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本文完成了對(duì)MIPS-CPU的指令集確定，流水線與架構(gòu)設(shè)計(jì)，代碼編寫，并且在x86計(jì)算機(jī)上搭建了稱為gccmips_elf的仿真系統(tǒng)，完成了對(duì)MIPS-CPU硬件系統(tǒng)的模擬仿真，最終完成FPGA芯片的下載與實(shí)現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個(gè)MIPS-CPU的架構(gòu)設(shè)計(jì)與5級(jí)流水線級(jí)數(shù)的確定。制定了整個(gè)CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖；根據(jù)MIPS-CPU的指令集的模式，完成了對(duì)不同模式下的指令的分析，給出了相應(yīng)的取指，譯碼，產(chǎn)生新的程序存儲(chǔ)器尋址地址，執(zhí)行，數(shù)據(jù)存儲(chǔ)器與寄存器文件回寫的控制信號(hào)，完成取指令模塊，譯碼模塊，執(zhí)行模塊，數(shù)據(jù)回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設(shè)計(jì)。 @@ 重點(diǎn)分析了由于流水線設(shè)計(jì)而引入的競(jìng)爭(zhēng)與冒險(xiǎn)，分析了在不同流水線階段可能存在的競(jìng)爭(zhēng)與冒險(xiǎn)，對(duì)引起競(jìng)爭(zhēng)與冒險(xiǎn)的原因進(jìn)行了確定，并通過(guò)增加一些電路邏輯來(lái)避免競(jìng)爭(zhēng)與冒險(xiǎn)的發(fā)生，完成了競(jìng)爭(zhēng)與冒險(xiǎn)檢測(cè)電路模塊以及數(shù)據(jù)回寫前饋電路模塊的代碼編寫，從而解決了競(jìng)爭(zhēng)與冒險(xiǎn)的問(wèn)題，使設(shè)計(jì)的5級(jí)流水線得以暢順實(shí)現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺(tái)的搭建，該仿真器用來(lái)對(duì)應(yīng)用程序進(jìn)行編譯，鏈接與執(zhí)行，生成相應(yīng)匯編語(yǔ)言程序以及向量文件(16進(jìn)制機(jī)器碼)；并且同時(shí)產(chǎn)生相關(guān)的Modelsim仿真，及Quartus II下載驗(yàn)證的文件。本設(shè)計(jì)利用該仿真系統(tǒng)來(lái)評(píng)估設(shè)計(jì)的MIPS-CPU的硬件系統(tǒng)，模擬仿真結(jié)果證明本文設(shè)計(jì)的MIPS-CPU可以實(shí)現(xiàn)正常功能。本論文課題的研究成功對(duì)今后從事專用RISC-CPU設(shè)計(jì)的同行提供了有益的參考。 @@ 最終將設(shè)計(jì)的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進(jìn)行了編譯與驗(yàn)證，對(duì)設(shè)計(jì)的MIPS-CPU的資源使用，關(guān)鍵路徑上的時(shí)序，布線情況進(jìn)行了分析，最終完成各個(gè)指標(biāo)的檢查，并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進(jìn)行軟硬件聯(lián)合調(diào)試，結(jié)果表明設(shè)計(jì)的MIPS-CPU功能正常，滿足約束，指標(biāo)正確。 @@關(guān)鍵詞 MIPS；流水線；競(jìng)爭(zhēng)與冒險(xiǎn)；仿真器；FPGA
上傳時(shí)間： 2013-07-31
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數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來(lái)了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個(gè)傳輸流復(fù)用，最后通過(guò)不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無(wú)論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過(guò)程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來(lái)保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案，主要進(jìn)行了如下幾項(xiàng)工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn)，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點(diǎn)，重點(diǎn)對(duì)信道編碼中四個(gè)模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過(guò)程中，利用有限域常數(shù)乘法器的特點(diǎn)，對(duì)編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實(shí)現(xiàn)起來(lái)更為簡(jiǎn)單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_發(fā)平臺(tái)，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn)，通過(guò)Verilog HDL描述和時(shí)序仿真來(lái)驗(yàn)證算法的可行性，并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
上傳時(shí)間： 2013-06-26
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工業(yè)生產(chǎn)過(guò)程往往具有非線性、不確定性，難以建立精確的數(shù)學(xué)模型。應(yīng)用常規(guī)的PID控制器難以達(dá)到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡(luò)具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識(shí)和控制中常用的理論和方法。其中，神經(jīng)元具有很強(qiáng)的信息綜合、學(xué)習(xí)記憶、自學(xué)習(xí)和自適應(yīng)能力，可以處理那些難以用模型和規(guī)則描述的過(guò)程，將神經(jīng)元與PID結(jié)合，應(yīng)用到實(shí)際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強(qiáng)的抗干擾能力、自適應(yīng)能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡(luò)的研究主要是神經(jīng)網(wǎng)絡(luò)的理論研究、神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究和神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)技術(shù)研究，這三方面是相互依賴和相互促進(jìn)的關(guān)系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)技術(shù)研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術(shù)實(shí)現(xiàn)單神經(jīng)元PID智能控制器的研究與設(shè)計(jì)，并將其封裝成為一個(gè)專用的IP核供其他的控制系統(tǒng)使用。 首先，對(duì)單神經(jīng)元PID智能控制器的設(shè)計(jì)原理和設(shè)計(jì)算法進(jìn)行了深入的研究與分析；其次，利用MATLAB設(shè)計(jì)單神經(jīng)元PID智能控制器，針對(duì)特定的被控對(duì)象，對(duì)其進(jìn)行仿真實(shí)驗(yàn)，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實(shí)現(xiàn)，對(duì)控制器進(jìn)行VHDL語(yǔ)言分層設(shè)計(jì)，使用Altera公司的軟件QuartusⅡ6.1進(jìn)行仿真實(shí)驗(yàn)。兩個(gè)仿真實(shí)驗(yàn)結(jié)果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設(shè)計(jì)的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設(shè)計(jì)模塊主要包括權(quán)值修改模塊、誤差計(jì)算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在各個(gè)模塊的設(shè)計(jì)中進(jìn)行了優(yōu)化處理，使本文的設(shè)計(jì)不僅利用的硬件資源少，而且也有很快的運(yùn)行速度，同時(shí)也改善了傳統(tǒng)控制器的控制性能。
上傳時(shí)間： 2013-04-24
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便攜式B型超聲診斷儀具有無(wú)創(chuàng)傷、簡(jiǎn)便易行、相對(duì)價(jià)廉等優(yōu)勢(shì)，在臨床中越來(lái)越得到廣泛的應(yīng)用。它將超聲波技術(shù)、微電子技術(shù)、計(jì)算機(jī)技術(shù)、機(jī)械設(shè)計(jì)與制造及生物醫(yī)學(xué)工程等技術(shù)融合在一起。開展該課題的研究對(duì)提高臨床診斷能力和促進(jìn)我國(guó)醫(yī)療事業(yè)的發(fā)展具有重要的意義。 便攜式B型超聲診斷儀由人機(jī)交互系統(tǒng)、探頭、成像系統(tǒng)、顯示系統(tǒng)構(gòu)成。其基本工作過(guò)程是：首先人機(jī)交互系統(tǒng)接收到用戶通過(guò)鍵盤或鼠標(biāo)發(fā)出的命令，然后成像系統(tǒng)根據(jù)命令控制探頭發(fā)射超聲波，并對(duì)回波信號(hào)處理、合成圖像，最后通過(guò)顯示系統(tǒng)完成圖像的顯示。 成像系統(tǒng)作為便攜式B型超聲診斷儀的核心對(duì)圖像質(zhì)量有決定性影響，但以前研制的便攜式B型超聲診斷儀的成像系統(tǒng)在三個(gè)方面存在不足：第一、采用的是單片機(jī)控制步進(jìn)電機(jī)，控制精度不高，導(dǎo)致成像系統(tǒng)采樣不精確；第二、采用的數(shù)字掃描變換算法太粗糙，影響超聲圖像的分辨率；第三、它的CPU多采用的是51系列單片機(jī)，測(cè)量速度太慢，同時(shí)也不便于系統(tǒng)升級(jí)和擴(kuò)展。 針對(duì)以上不足，提出了基于FPGA的B型超聲成像系統(tǒng)解決方案，采用Altera公司的EP2C5Q208C8芯片實(shí)現(xiàn)了步進(jìn)電機(jī)步距角的細(xì)分，使電機(jī)旋轉(zhuǎn)更勻速，提高了采樣精度；提出并采用DSTI-ULA算法（Uniform Ladder Algorithm based on Double Sample and Trilinear Interotation）在FPGA內(nèi)實(shí)現(xiàn)數(shù)字掃描變換，提高了圖像分辨率；人機(jī)交互系統(tǒng)采用S3C2410-AL作為CPU，改善了測(cè)量速度和系統(tǒng)的擴(kuò)展性。 通過(guò)對(duì)系統(tǒng)硬件電路的設(shè)計(jì)、制作，軟件的編寫、調(diào)試，結(jié)果表明，本文所設(shè)計(jì)的便攜式B型超聲成像系統(tǒng)圖像分辨率高、測(cè)量速度快、體積小、操作方便。本文所設(shè)計(jì)的便攜式B型超聲診斷儀可在野外作業(yè)和搶險(xiǎn)（諸如地震、抗洪）中發(fā)揮作用，同時(shí)也可在鄉(xiāng)村診所中完成對(duì)相關(guān)疾病的診斷工作。
上傳時(shí)間： 2013-05-18
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隨著數(shù)碼技術(shù)的不斷發(fā)展，數(shù)字圖像處理的應(yīng)用領(lǐng)域不斷擴(kuò)大，其實(shí)時(shí)處理技術(shù)成為研究的熱點(diǎn)。VLSI技術(shù)的迅猛發(fā)展為數(shù)字圖像實(shí)時(shí)處理技術(shù)提供了硬件基礎(chǔ)。其中FPGA(現(xiàn)場(chǎng)可編程門陣列)的特點(diǎn)使其非常適用于進(jìn)行一些基于像素級(jí)的圖像處理。 傳統(tǒng)的圖像顯示系統(tǒng)必須連接到PC才能觀察圖像視頻，存在著高速實(shí)時(shí)性、穩(wěn)定性問(wèn)題。本設(shè)計(jì)脫離高清晰工業(yè)相機(jī)必須與PC連接才可以觀看到高清晰圖像的束縛，實(shí)現(xiàn)系統(tǒng)的小型化。針對(duì)130萬(wàn)像素彩色1/2英寸鎂光CMOS圖像傳感器，提出用硬件實(shí)現(xiàn)Bayer格式到RGB格式轉(zhuǎn)換的設(shè)計(jì)方案，完成由黑白圖像到高清彩色圖像的轉(zhuǎn)換，用SDRAM作緩存，輸出標(biāo)準(zhǔn)VGA信號(hào)，可直接連接VGA顯示器、投影儀等設(shè)備進(jìn)行實(shí)時(shí)的視頻圖像觀看，與模擬相機(jī)740X576分辨率(480線)圖像相比，設(shè)計(jì)圖像畫質(zhì)相當(dāng)于1280X1024分辨率(750線)，最高幀率25fps，整個(gè)結(jié)構(gòu)應(yīng)用FPGA作為主控制器，用少量的緩存代替?zhèn)鹘y(tǒng)的大容量存儲(chǔ)，加快了運(yùn)算速率，減小了電路規(guī)模，滿足圖像實(shí)時(shí)處理的要求，使展現(xiàn)出來(lái)的視頻圖像得到質(zhì)的飛躍。可以廣泛應(yīng)用于工業(yè)控制和遠(yuǎn)程監(jiān)控等領(lǐng)域。 論文研究的重點(diǎn)是采用altera公司EP2C芯片前端驅(qū)動(dòng)CMOS圖像傳感器，實(shí)時(shí)采集Bayer圖像象素，分析研究CFA圖像插值算法，實(shí)現(xiàn)了基于FPGA的實(shí)時(shí)線性插值算法，能夠?qū)斎胧敲肯袼?bit、分辨率為1280×1204的Bayer模式圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)重構(gòu)，輸出彩色RGB圖像。由端口FIFO作為數(shù)據(jù)緩沖，存儲(chǔ)一幀圖像到高速SDRAM，構(gòu)建VGA顯示控制器，實(shí)現(xiàn)對(duì)輸入是每像素24bit(RGB101010)、分辨率為640×480、幀頻25HZ彩色圖像進(jìn)行實(shí)時(shí)顯示。 整個(gè)模塊結(jié)構(gòu)包括電源模塊單元等、CMOS成像單元、FPGA數(shù)據(jù)處理單元、SDRAM控制單元、VGA顯示接口單元。 最后，對(duì)系統(tǒng)進(jìn)行了調(diào)試。經(jīng)實(shí)驗(yàn)驗(yàn)證，系統(tǒng)達(dá)到了實(shí)時(shí)性，能正確和可靠的工作。整個(gè)設(shè)計(jì)模塊能夠滿足高幀率和高清晰的實(shí)時(shí)圖像處理，占用系統(tǒng)資源很少，用較少的時(shí)間完成了圖像數(shù)據(jù)的轉(zhuǎn)換，提高了效率。
標(biāo)簽： FPGA 實(shí)時(shí)圖像采集 與處理系統(tǒng)
上傳時(shí)間： 2013-06-08
上傳用戶：zhengjian
MP3音樂(lè)是目前最為流行的音樂(lè)格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場(chǎng)，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象，在實(shí)時(shí)性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過(guò)程的相關(guān)步驟，以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長(zhǎng)的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問(wèn)公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時(shí)序，將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過(guò)程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)RTL級(jí)電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺(tái)，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個(gè)，寄存器共有4024個(gè)，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過(guò)程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時(shí)間： 2013-07-01
上傳用戶：xymbian
隨著以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)的迅速發(fā)展以及信息的爆炸式增長(zhǎng)，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對(duì)顯示器件的要求也越來(lái)越高。在這些因素的驅(qū)動(dòng)下，顯示技術(shù)也取得了飛速的發(fā)展。使用FPGA/CPLD設(shè)計(jì)的液晶控制器具有很高的靈活性，可以根據(jù)不同的液晶類型、尺寸、使用場(chǎng)合，特別是不同的工業(yè)產(chǎn)品，做一些特殊的設(shè)計(jì)，以最小的代價(jià)滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點(diǎn)。 本文設(shè)計(jì)了一個(gè)采用FPGA設(shè)計(jì)的液晶顯示控制器，主要解決以下內(nèi)容：采用Cyclone芯片設(shè)計(jì)的液晶控制器；采用硬件描述語(yǔ)言進(jìn)行的液晶顯示控制器設(shè)計(jì)，重點(diǎn)介紹了如何通過(guò)特殊設(shè)計(jì)控制器與CPU協(xié)調(diào)的工作，驅(qū)動(dòng)系統(tǒng)所需時(shí)序信號(hào)的產(chǎn)生，STN液晶彩色屏灰度顯示的時(shí)間抖動(dòng)算法和幀率控制原理及實(shí)現(xiàn)，顯示數(shù)據(jù)的緩沖、轉(zhuǎn)化方法，使用FPGA設(shè)計(jì)的用于本系統(tǒng)的特殊SDRAM控制器，以及液晶控制器通過(guò)該SDRAM控制器進(jìn)行顯示緩沖器的管理，還有很重要的一點(diǎn)是各個(gè)模塊之間的同步處理。這款液晶控制器在實(shí)際中的使用效果證明了本課題介紹的液晶控制器方案是一個(gè)非常可行的，具有廣泛的通用性。 關(guān)鍵詞：液晶控制器、SDRAM控制器、時(shí)序信號(hào)發(fā)生器、灰度顯示、時(shí)間抖動(dòng)算法
上傳時(shí)間： 2013-04-24
上傳用戶：ryanxue
隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步，SOC(System On a Chip)是未來(lái)IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。 使用FPGA系統(tǒng)對(duì)ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證，就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測(cè)試向量或通過(guò)真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì)，驗(yàn)證和測(cè)試芯片的邏輯功能。通過(guò)使用FPGA系統(tǒng)，可在ASIC設(shè)計(jì)的早期，驗(yàn)證芯片設(shè)計(jì)功能，支持硬件、軟件及整個(gè)系統(tǒng)的并行開發(fā)，并能檢查硬件和軟件兼容性，同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測(cè)試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快，能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對(duì)各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點(diǎn)是速度快，實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時(shí)進(jìn)行。 此設(shè)計(jì)以ALTERA公司的FPGA為主體來(lái)構(gòu)建驗(yàn)證系統(tǒng)硬件平臺(tái)，在FPGA中通過(guò)加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來(lái)構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測(cè)試向量，通過(guò)JTAG控制SOC目標(biāo)系統(tǒng)，達(dá)到對(duì)SOC內(nèi)部和其他IP(IntellectualProperty)的在線測(cè)試與驗(yàn)證。同時(shí)，該驗(yàn)證平臺(tái)還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗(yàn)證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺(tái)，提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案，重點(diǎn)對(duì)驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述；詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路；根據(jù)芯片驗(yàn)證的要求，設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測(cè)試與驗(yàn)證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對(duì)國(guó)產(chǎn)某型DSP芯片的驗(yàn)證與測(cè)試，研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺(tái)，解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測(cè)性問(wèn)題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測(cè)試應(yīng)用研究領(lǐng)域，有較高的理論和實(shí)踐研究?jī)r(jià)值。
上傳時(shí)間： 2013-05-25
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