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or1200開源risc cpu的verilog描述實現，cpu源代碼分析與芯片設計一書的源碼
上傳時間： 2017-02-28
上傳用戶：litianchu
X1227是一個帶有時鐘、日歷、CPU監控電路和兩路查詢報警的實時時鐘。該資料已根據原英文說明翻譯為中文，是初學該芯片編程而英語不太熟悉的朋友難得的好資料。
上傳時間： 2013-12-08
上傳用戶：qiao8960
ADS7846/7843芯片 適合用在4線制觸摸屏，它通過標準SPI協議和CPU通信，操作簡單，精度高，當觸摸屏被按下時（即有觸摸事件發生）則ADS7846向CPU發中斷請求，CPU接到請求后，應延時一下再響應其請求，目的是為了消除抖動使得采樣更準確。如果一次采樣不準確，可以嘗試多次采樣取最后一次結果為準，目的也是為了消除抖動。
上傳時間： 2017-04-05
上傳用戶：zhouli
目前的智能機在硬件上多采用雙cpu的架構，一個是基帶處理器，主要處理數字信號、語音信號的編碼解碼以及GSM通信協議，另一個是應用處理器，運行操作系統和各種應用程序。基帶處理器、射頻和其它外圍芯片作為一個模塊，成為GSM/GPRS modem，提供AT命令接口。網絡的應用已經是一個需求的熱點，而目前的GSM模塊大多都能支持GPRS功能。應用處理器通過AT命令集與帶GPRS功能的無線通訊模塊通信，為實現網絡的應用提供了一個最底層的支持。
上傳時間： 2017-06-03
上傳用戶：caiiicc
WINCE OAL 層的結構和開發操作系統移植包含兩個層面上的工作：一個層面是CPU級的，另一個層面是板級的。CPU級的移植通常由微軟或芯片制造商來完成；板級移植則是由OEM來完成的。0AL正是0EM完成這一系統移植的工作核心！
上傳時間： 2013-12-29
上傳用戶：yuchunhai1990
可測試性設計（Design-For-Testability，DFT）已經成為芯片設計中不可或缺的重要組成部分。它通過在芯片的邏輯設計中加入測試邏輯提高芯片的可測試性。在高性能通用 CPU 的設計中，可測試性設計技術得到了廣泛的應用。本文結合幾款流行的 CPU，綜述了可應用于通用 CPU 等高性能芯片設計中的各種可測試性方法，包括掃描設計（Scan Design），內建自測試（Built-In Self-Test，BIST），測試點插入（Test Point Insertion），與 IEEE 1149.1標準兼容的邊界掃描設計（Boundary Scan Design，BSD）等技術。
上傳時間： 2021-10-15
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CD40系列CD45系列集成芯片DATASHEET數據手冊170個芯片技術手冊資料合集:4000 CMOS 3輸入雙或非門1反相器.pdf4001 CMOS 四2輸入或非門.pdf4002 CMOS 雙4輸入或非門.pdf4006 CMOS 18級靜態移位寄存器.pdf4007 CMOS 雙互補對加反相器.pdf4008 CMOS 4位二進制并行進位全加器.pdf4009 CMOS 六緩沖器-轉換器（反相）.pdf4010 CMOS 六緩沖器-轉換器（同相）.pdf40100 CMOS 32位雙向靜態移位寄存器.pdf40101 CMOS 9位奇偶發生器-校驗器.pdf40102 CMOS 8位BCD可預置同步減法計數器.pdf40103 CMOS 8位二進制可預置同步減法計數器.pdf40104 CMOS 4位三態輸出雙向通用移位寄存器.pdf40105 CMOS 先進先出寄存器.pdf40106 CMOS 六施密特觸發器.pdf40107 CMOS 2輸入雙與非緩沖-驅動器.pdf40108 CMOS 4×4多端寄存.pdf40109 CMOS 四三態輸出低到高電平移位器.pdf4011 CMOS 四2輸入與非門.pdf40110 CMOS 十進制加減計數-譯碼-鎖存-驅動.pdf40117 CMOS 10線—4線BCD優先編碼器.pdf4012 CMOS 雙4輸入與非門.pdf4013 CMOS 帶置位-復位的雙D觸發器.pdf4014 CMOS 8級同步并入串入-串出移位寄存器.pdf40147 CMOS 10線—4線BCD優先編碼器.pdf4015 CMOS 雙4位串入-并出移位寄存器.pdf4016 CMOS 四雙向開關.pdf40160 CMOS 非同步復位可預置BCD計數器.pdf40161 CMOS 非同步復位可預置二進制計數器.pdf40162 CMOS 同步復位可預置BCD計數器.pdf40163 CMOS 同步復位可預置二進制計數器.pdf4017 CMOS 十進制計數器-分頻器.pdf40174 CMOS 六D觸發器.pdf40175 CMOS 四D觸發器.pdf4018 CMOS 可預置 1分N 計數器.pdf40181 CMOS 4位算術邏輯單元.pdf40182 CMOS 超前進位發生器.pdf4019 CMOS 四與或選譯門.pdf40192 CMOS 可預制四位BCD計數器.pdf40193 CMOS 可預制四位二進制計數器.pdf40194 CMOS 4位雙向并行存取通用移位寄存器.pdf4020 CMOS 14級二進制串行計數-分頻器.pdf40208 CMOS 4×4多端寄存器.pdf4021 CMOS 異步8位并入同步串入-串出寄存器.pdf4022 CMOS 八進制計數器-分頻器.pdf4023 CMOS 三3輸入與非門.pdf4024 CMOS 7級二進制計數器.pdf4025 CMOS 三3輸入或非門.pdf40257 CMOS 四2線-1線數據選擇器-多路傳輸.pdf4026 CMOS 7段顯示十進制計數-分頻器.pdf4027 CMOS 帶置位復位雙J-K主從觸發器.pdf4028 CMOS BCD- 十進制譯碼器.pdf4029 CMOS 可預制加-減（十-二進制）計數器.pdf4030 CMOS 四異或門.pdf4031 CMOS 64級靜態移位寄存器.pdf4032 CMOS 3位正邏輯串行加法器.pdf4033 CMOS 十進制計數器-消隱7段顯示.pdf4034 CMOS 8位雙向并、串入-并出寄存器.pdf4035 CMOS 4位并入-并出移位寄存器.pdf4038 CMOS 3位串行負邏輯加法器.pdf4040 CMOS 12級二進制計數-分頻器.pdf4041 CMOS 四原碼-補碼緩沖器.pdf4042 CMOS 四時鐘控制 D 鎖存器.pdf4043 CMOS 四三態或非 R-S 鎖存器.pdf4044 CMOS 四三態與非 R-S 鎖存器.pdf4045 CMOS 21位計數器.pdf4046 CMOS PLL 鎖相環電路.pdf4047 CMOS 單穩態、無穩態多諧振蕩器.pdf4048 CMOS 8輸入端多功能可擴展三態門.pdf4049 CMOS 六反相緩沖器-轉換器.pdf4050 CMOS 六同相緩沖器-轉換器.pdf4051 CMOS 8選1雙向模擬開關.pdf4051,2,3.pdf4052 CMOS 雙4選1雙向模擬開關.pdf4053 CMOS 三2選1雙向模擬開關.pdf4054 C
上傳時間： 2021-11-09
上傳用戶：kent
目前cPU+ Memory等系統集成的多芯片系統級封裝已經成為3DSiP（3 Dimension System in Package，三維系統級封裝）的主流，非常具有代表性和市場前景，SiP作為將不同種類的元件，通過不同技術，混載于同一封裝內的一種系統集成封裝形式，不僅可搭載不同類型的芯片，還可以實現系統的功能。然而，其封裝具有更高密度和更大的發熱密度和熱阻，對封裝技術具有更大的挑戰。因此，對SiP封裝的工藝流程和SiP封裝中的濕熱分布及它們對可靠性影響的研究有著十分重要的意義本課題是在數字電視（DTV）接收端子系統模塊設計的基礎上對CPU和DDR芯片進行芯片堆疊的SiP封裝。封裝形式選擇了適用于小型化的BGA封裝，結構上采用CPU和DDR兩芯片堆疊的3D結構，以引線鍵合的方式為互連，實現小型化系統級封裝。本文研究該SP封裝中芯片粘貼工藝及其可靠性，利用不導電膠將CPU和DDR芯片進行了堆疊貼片，分析總結了SiP封裝堆疊貼片工藝最為關鍵的是涂布材料不導電膠的體積和施加在芯片上作用力大小，對制成的樣品進行了高溫高濕試驗，分析濕氣對SiP封裝的可靠性的影響。論文利用有限元軟件 Abaqus對SiP封裝進行了建模，模型包括熱應力和濕氣擴散模型。模擬分析了封裝體在溫度循環條件下，受到的應力、應變、以及可能出現的失效形式：比較了相同的熱載荷條件下，改變塑封料、粘結層的材料屬性，如楊氏模量、熱膨脹系數以及芯片、粘結層的厚度等對封裝體應力應變的影響。并對封裝進行了濕氣吸附分析，研究了SiP封裝在85℃RH85%環境下吸濕5h、17h、55和168h后的相對濕度分布情況，還對SiP封裝在濕熱環境下可能產生的可靠性問題進行了實驗研究。在經過168小時濕氣預處理后，封裝外部的基板和模塑料基本上達到飽和。模擬結果表明濕應力同樣對封裝的可靠性會產生重要影響。實驗結果也證實了，SiP封裝在濕氣環境下引入的濕應力對可靠性有著重要影響。論文還利用有限元分析方法對超薄多芯片SiP封裝進行了建模，對其在溫度循環條件下的應力、應變以及可能的失效形式進行了分析。采用二水平正交試驗設計的方法研究四層芯片、四層粘結薄膜、塑封料等9個封裝組件的厚度變化對芯片上最大應力的影響，從而找到最主要的影響因子進行優化設計，最終得到更優化的四層芯片疊層SiP封裝結構。
標簽： sip封裝
上傳時間： 2022-04-08
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疊層芯片封裝技術，簡稱3D.是指在不改變封裝體外型尺J的前提下，在同一個封裝體內于垂直方向疊放兩個以上的芯片的封裝技術，它起源于快閃存儲器（NCYNA\D）及SURAM的疊層封裝。由于疊層芯片封裝技術具有大容量、多功能、小尺寸、低成本的特點，2005年以來3D技術研究逐漸成為主流。TSOP封裝因其具有低成本、后期加工的柔韌而在快閃存儲器領域得到廣泛應用，因此，基于TSP的3D封裝研究顯得非常重要。由TSOP3D封裝技術的實用性極強，研究方法主要以實驗為主。在具體實驗的基礎上，成功地掌握了TSP疊層封裝技術，并且找到了三種不同流程的TSP疊層芯片封裝的工藝。另外，還通過大量的實驗研究，成功地解決了疊層芯片封裝中的關鍵問題。目前，TSP疊層芯片技術已經用于生產實踐并且帶來了良好的經濟效益。
上傳時間： 2022-06-25
上傳用戶：zhanglei193
電源是電子設備的重要組成部分，其性能的優劣直接影響著電子設備的穩定性和可靠性，隨著電子技術的發展，電子設備的種類越來越多，其對電源的要求也更加靈活多樣，因此如何很好的解決系統的電源問題已經成為了系統成敗的關鍵因素。本論文研究選取了BICMOS工藝，具有功耗低、集成度高、驅動能力強等優點.根據電流模式的PWM控制原理，研究設計了一款基于BICMOS工藝的雙相DC-DC電源管理芯片。本電源管理芯片自動控制兩路單獨的轉換器工作，兩相結構能提供大的輸出電流，但是在開關上的功耗卻很低。芯片能夠精確的調整CPU核心電壓，對稱不同通道之間的電流。本電源管理芯片單獨檢測每一通道上的電流，以精確的獲得每個通道上的電流信息，從而更好的進行電流對稱以及電路的保護。文中對該DC-DC電源管理芯片的主要功能模塊，如振蕩器電路、鋸齒波發生電路、比較器電路、平均電流電路、電流檢測電路等進行了設計并給出了仿真驗證結果。該芯片只需外接少數元件就可構成一個高性能的雙相DC-DC開關電源，可廣泛應用于CPU供電系統等。通過應用Hspice軟件對該變換器芯片的主要模塊電路進行仿真，驗證了設計方案和理論分析的可行性和正確性，同時在芯片模塊電路設計的基礎上，應用0.8umBICMOS工藝設計規則完成了芯片主要模塊的版圖繪制，編寫了DRC.LVS文件并驗證了版圖的正確性。所設計的基于BICMOS工藝的DC-DC電源管理芯片的均流控制電路達到了預期的要求。
標簽： DC-DC電源管理
上傳時間： 2022-06-26
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