一、Rainbow Blaster 的特性Rainbow Blaster全面兼容Altera的USB Blaster下載電纜，通過計算機的USB接口可對Altera的FPGA/CPLD以及配置芯片進行編程、調試等操作。支持的Altera FPGA/CPLD器件如下：l Stratix II、Stratix GX及Stratix系列l Cyclone II及Cyclone系列l APEX II 及APEX 20K系列l ACEX 1Kl Mercuryl FLEX 10K、FLEX 10KE和FLEX 10KA全系列l Excaliburl MAX 3000、MAX 7000和MAX II全系列支持的配置芯片如下：l EPC2, EPC4, EPC8, EPC16, EPC1441l EPCS1, EPCS4, EPCS16,EPCS64支持的目標板IO電壓：l 1.5V、1.8V、2.5V、3.3V、5V二、Rainbow Blaster工作需求1.軟件需求：l Windows 2000 和XP 操作系統。l 需要安裝QuartusII4.0 及以上版本。l Quartus II Programmer (編程或配置操作需要)l Quartus II SignalTap II Logic Analyzer (邏輯分析操作需要)2. 電源需求：l 從USB 電纜的PC 端提供直流5.0V；l 從目標板下載接口提供直流1.5V 至5.0V。三、硬件連接請按如下步驟順序操作：1. 關掉目標板電源。2. 將USB 電纜一端（大口）接到PC 或筆記本電腦上的USB 接口，另一端（小口）接到Rainbow Blaster。3. 將Rainbow Blaster 的10PIN Female（母頭）接頭按照方向指示連接到目標
上傳時間： 2013-10-15
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本資料是關于Altera FPGA的選型及開發，內容大綱是：Altera的 FPGA體系結構簡介；Altera的 FPGA選型策略；嵌入式邏輯分析工具SignalTAPII的使用；基于CPLD的FPGA配制方法。
上傳時間： 2014-12-28
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《Altera FPGA/CPLD設計（高級篇）（第2版）》結合作者多年工作經驗，深入地討論了altera fpga/cpld的設計和優化技巧。在討論fpga/cpld設計指導原則的基礎上，介紹了altera器件的高級應用；引領讀者學習邏輯鎖定設計工具，詳細討論了時序約束與靜態時序分析方法；結合實例討論如何進行設計優化，介紹了altera的可編程器件的高級設計工具與系統級設計技巧。 本書附帶光盤中收錄了altera quartus ii web版軟件，讀者可以安裝使用，同時還收錄了本書所有實例的完整工程、源代碼和使用說明文件，便于讀者邊學邊練，提高實際應用能力。第1章 可編程邏輯設計指導原則 第2章 Altera器件高級特性與應用第3章 LogicLock設計方法.第4章 時序約束與時序分析 第5章 設計優化第6章 Altera其他高級工具 第7章 FPGA系統級設計技術
上傳時間： 2022-06-13
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隨著電子技術和EDA技術的發展,大規模可編程邏輯器件PLD(Programmable Logic Device)、現場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規模集成電路芯片,實現計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優點,而且還具有獨特的用戶可編程能力,從而實現計算機系統的功能重構.該課題以Altera公司FPGA(FLEX10K)系列產品為載體,在MAX+PLUSⅡ開發環境下采用VHDL語言,設計并實現了計算機可編程并行接芯片8255的功能.設計采用VHDL的結構描述風格,依據芯片功能將系統劃分為內核和外圍邏輯兩大模塊,其中內核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.
上傳時間： 2013-06-08
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由于目前所用到的FPGA器件以Altera的為主，所以下面的例子也以Altera為例，工具組合為 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原則和方法對于其他廠家和工具也是基本適用的。
上傳時間： 2013-08-11
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電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2014-12-28
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100-Gb光傳送網（OTN）復用轉發器 a. 提供連續數據范圍在600 Mbps到14.1 Gbps之間的串行收發器，通過使用方便的部分重新配置功能支持多標準客戶側接口； b. 44個獨立發送時鐘域，提高了時鐘靈活性； c. 收發器集成電信號散射補償（EDC）功能，可直接驅動光模塊（SFP+、SFP、QSFP、CFP）； d. 支持下一代光接口的28-Gbps收發器； e. 替代外部壓控晶體振蕩器（VCXO）的高級fPLL。
上傳時間： 2013-11-19
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本資料是關于Altera FPGA的選型及開發，內容大綱是：Altera的 FPGA體系結構簡介；Altera的 FPGA選型策略；嵌入式邏輯分析工具SignalTAPII的使用；基于CPLD的FPGA配制方法。
上傳時間： 2013-10-23
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本書以FPGA/CPLD設計流程為主線，闡述了如何合理地利用ISE設計平臺集成的各種設計工具，高效地完成FPGA/CPLD的設計方法與技巧。全書在介紹FPGA/CPLD概念和設計流程的基礎上，依次論述了工程管理與設計輸入、仿真、綜合、約束、實現與布局布線、配置調試等主要設計步驟在ISE集成環境中的實現方法與技巧。 本書立足于工程實踐，結合作者多年工作經驗，選用大量典型實例，并配有一定數量的練習題。本書配套光盤收錄了所有實例的完整工程目錄、源代碼、詳細操作步驟和使用說明，利于讀者邊學邊練，提高實際應用能力。 本書可作為高等院校通信工程、電子工程、計算機、微電子與半導體學等專業的教材，也可作為硬件工程師和IC工程師的實用工具書。
標簽： Xilinx-ISE FPGA CPLD 71.7
上傳時間： 2013-06-24
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可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域，與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比，基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性，能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎上，為蝶形處理器設計了一個并行乘法器。在實現該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數。同時，使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符，證明了本文所提出的算法的正確性。 另外，本文還對設計結果提出了進一步的改進方案，在乘法器內加入一級流水線寄存器，使FFT的速度能夠提高到當前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。
上傳時間： 2013-07-18
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