EDA中常用模塊VHDL程序，不同時基的計數器由同一個外部是中輸入時必備的分頻函數。分頻器FENPIN1/2/3(50分頻=1HZ，25分頻=2HZ，10分頻=5HZ。稍微改變程序即可實現)
上傳時間： 2015-03-22
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此頻率計是用單片機89C51和幾塊數字電路幾個三極管，和一個微波集成電路構成。可測量頻率最高為2G！分辨力為1HZ！電路中R16---R27電阻阻值為1K。這文件包里有兩符制作成功后的圖片！ 二個SCH。一個PCB文件。一個PDF文件。和一個程序HEX文件。制作的時候只要按線路板接好元件，然后把程序HEX文件燒寫到單片機內，就可以調試了，希望大家成功。其中高穩定振蕩電路SCH文件是我新加上的。如果大家有條件用上這電路也不錯。那樣頻率計將更穩定。頻率計的PCB是我設計的。 設計得不太好，希望大家多多提出意見和建議。希望大家不要修改PCB文件。 注：解壓密碼deyiluntan
上傳時間： 2014-01-11
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基于MEGA128的多功能儀器,提供以下9種功能： 1. 2路0-10 VDC 電壓表 2. 1路0-30V DC 電壓表，帶有一個10X跳針，可以測試0-300VDC 3. 0 – 3 安電流表 4. 4 通道邏輯分析儀 5. 頻率發生器，50%占空比方波，0－5VDC，1HZ到8MHZ. 6. 波形發生器，正弦波、三角波、方波，1HZ 到 20＋MHZ? 7. 頻率計 8. +5 VDC ，200 mA 供電輸出 9. -5 VDC ， 300 mA 供電輸出
上傳時間： 2014-01-08
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系統能夠產生正弦波、方波、三角波。同時還可以作為頻率計測頻率。函數信號的產生由MAX038和外圍電路完成，能產生1HZ—20MHz的波形。
上傳時間： 2013-12-23
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汽車信號燈控制系統 汽車上有一轉彎控制桿。此控制桿有三個位置： 1、 中間位置時，汽車不轉彎； 2、 向上時，汽車左轉； 3、 向下時，汽車右轉； 4、 汽車轉彎時，要求左右尾燈、左右頭燈和儀表板上的2個指標燈相應地發出閃爍信號； 5、 當應急開關合上時，所有6個信號燈都應閃爍； 6、 汽車剎車時，2個尾燈發出不閃爍的信號； 7、 如剎車時正在轉彎，則相應的轉彎閃爍信號不受影響。 8、 汽車轉彎或應急狀態下，外部信號燈和儀表板指示燈的閃爍頻率為1HZ。 9、 停靠(合上停靠開關)：頭燈、尾燈以30Hz的頻率閃爍。
上傳時間： 2014-06-04
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電話計費器程序/*信號定義： clk： 時鐘信號，本例中其頻率值為1HZ； decide： 電話局反饋回來的信號，代表話務種類，“01”表示市話，“10”表示 長話，“11”表示特話； dispmoney： 用來顯示卡內余額，其單位為角，這里假定能顯示的最大數額為50 元 （500 角）； disptime： 顯示本次通話的時長； write,read： 當write 信號下降沿到來時寫卡，當話卡插入，read 信號變高時讀卡； warn： 余額過少時的告警信號。本例中，當打市話時，余額少于3 角，打長 話時，余額少于6 角，即會產生告警信號； cut： 當告警時間過長時自動切斷通話信號。 */
上傳時間： 2014-01-15
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乒乓球游戲機實驗報告實驗人： 大火虎設計課題： 用VHDL設計一個乒乓球游戲機,用開關來摸擬球手及裁判,用LED來模擬乒乓球,采用每局十一球賽制,比分由七段顯示器顯示. 設計思路： 采用按功能分塊,將整個電路分成若干子程序,利用不同的子程序來實現記分，顯示，鍵盤控制。設計過程： 1) 對4MHZ信號進行分頻,得到所需的1HZ,及七段顯示器所需的頻率.存為CLOCKMAKE.VHD(注:仿真時所加的信號頻率比這要高。)。 2) 設計一個子程序來描述裁判,左擊球手,右擊球手的動作對LED顯示的影響,及失球后給出失球信號.這個程序是通過狀態機來完成。存為ＰLAYANGLED.VHD 3) 利用上一子程序給出的矢球信號，來實現記分。
上傳時間： 2015-08-25
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2006altera大賽－基于軟核Nios的寬譜正弦信號發生器設計：摘要：本設計運用了基于 Nios II 嵌入式處理器的 SOPC 技術。系統以 ALTERA公司的 Cyclone 系列 FPGA 為數字平臺，將微處理器、總線、數字頻率合成器、存儲器和 I/O 接口等硬件設備集中在一片 FPGA 上，利用直接數字頻率合成技術、數字調制技術實現所要求波形的產生，用 FPGA 中的 ROM 儲存 DDS 所需的波形表，充分利用片上資源，提高了系統的精確度、穩定性和抗干擾性能。使用新的數字信號處理（DSP）技術，通過在 Nios 中軟件編程解決 不同的調制方式的實現和選擇。系統頻率實現 1HZ～20MHz 可調，步進達到了1HZ；完成了調幅、調頻、二進制 PSK、二進制 ASK、二進制 FSK 調制和掃頻輸出的功能。
標簽： Nios Cyclone altera ALTERA
上傳時間： 2015-09-02
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FPGA上的VERILOG語言編程。通過查找表實現直接數字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實現1HZ的微調；通過地址變換實現波形相位256級可調；通過DAC0832使波形幅值256級可調；通過FPGA內部RAM實現波形存儲回放；并實現了每秒100HZ掃頻。
上傳時間： 2015-09-27
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數控調頻發射臺可預制11個頻道，最小調頻0.1HZ,可單聲道立體聲控制，可廣泛用于無線廣播，電視無線導播等。
上傳時間： 2014-02-04
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