EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對(duì)自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢(shì)是功能全集成化，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對(duì)設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語(yǔ)句（通常是系統(tǒng)級(jí)的行為描述語(yǔ)句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對(duì)設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們?cè)谛阅苌细饔兴L(zhǎng)，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對(duì)綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長(zhǎng)來完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-10-11
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基于FPGA硬件實(shí)現(xiàn)固定倍率的圖像縮放，將2維卷積運(yùn)算分解成2次1維卷積運(yùn)算，對(duì)輸入原始圖像像素先進(jìn)行行方向的卷積，再進(jìn)行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設(shè)計(jì)為一個(gè)單元體的循環(huán)過程，在單元體內(nèi)部，事先計(jì)算出卷積系數(shù)。
上傳時(shí)間： 2013-10-12
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針對(duì)重構(gòu)文件的大小、動(dòng)態(tài)容錯(cuò)時(shí)隙的長(zhǎng)短、實(shí)現(xiàn)的復(fù)雜性、模塊間通信方式、冗余資源的比例與布局等關(guān)鍵問題進(jìn)行了分析。并對(duì)一些突出問題,提出了基于算法和資源多級(jí)分塊的解決方法,闡述了新方法的性能,及其具有的高靈活性高、粒度等參數(shù)可選擇、重構(gòu)布線可靠性高、系統(tǒng)工作頻率有保障的優(yōu)點(diǎn)。
標(biāo)簽： FPGA 動(dòng)態(tài)可重構(gòu) 容錯(cuò) 技術(shù)研究
上傳時(shí)間： 2013-11-23
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WP369可擴(kuò)展式處理平臺(tái)-各種嵌入式系統(tǒng)的理想解決方案 ：Delivering unrivaled levels of system performance,flexibility, scalability, and integration to developers,Xilinx's architecture for a new Extensible Processing Platform is optimized for system power, cost, and size. Based on ARM's dual-core Cortex™-A9 MPCore processors and Xilinx’s 28 nm programmable logic,the Extensible Processing Platform takes a processor-centric approach by defining a comprehensive processor system implemented with standard design methods. This approach provides Software Developers a familiar programming environment within an optimized, full featured,powerful, yet low-cost, low-power processing platform.
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-10-18
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本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級(jí)描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-11-18
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賽靈思的新型可擴(kuò)展式處理平臺(tái)架構(gòu)可為開發(fā)人員提供無與倫比的系統(tǒng)性能、靈活性、可擴(kuò)展性和集成度，并為降低系統(tǒng)功耗、成本和縮小尺寸進(jìn)行了精心優(yōu)化。 可擴(kuò)展式處理平臺(tái)基于 ARM 的雙核 Cortex™-A9MPCore 處理器以及賽靈思的 28nm 可編程邏輯之上，采用以處理器為核心的設(shè)計(jì)方案，并能定義通過標(biāo)準(zhǔn)設(shè)計(jì)方法實(shí)施的綜合處理器系統(tǒng)。這種方案可為軟件開發(fā)人員在功能齊備且強(qiáng)大的優(yōu)化型低成本低功耗處理平臺(tái)上提供熟悉的編程環(huán)境。
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-11-02
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介紹了,JB-30B型沖擊試驗(yàn)機(jī)的工作原理，并運(yùn)用西門子S7-200小型可編程序控制器（012）代替沖擊試驗(yàn)機(jī)的繼電接觸控制系統(tǒng)，實(shí)現(xiàn)對(duì)原電器系統(tǒng)的改造。［關(guān)鍵詞］PLC；電氣控制系統(tǒng)；改造
標(biāo)簽： 可編程序控制器 中的應(yīng)用 電氣控制系統(tǒng)
上傳時(shí)間： 2013-10-23
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本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內(nèi)嵌的增強(qiáng)型可重配置PLL在不同的輸入時(shí)鐘頻率之間的動(dòng)態(tài)適應(yīng)，其目的是通過提供PLL的重配置功能，使得不需要對(duì)FPGA進(jìn)行重新編程就可以通過軟件手段完成PLL的重新配置，以重新鎖定和正常工作。
上傳時(shí)間： 2013-11-02
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採(cǎi)購(gòu)在購(gòu)買異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-11-03
上傳用戶：tzl1975
1、能讀懂顯示器的數(shù)字意義。2、能正確裝卸整定盤，合理檢查調(diào)節(jié)器的工作狀況。3、能正確設(shè)置給定值、正反作用方式、量程設(shè)置等基本操作。熟悉SLPC可編程調(diào)節(jié)器的工作原理及結(jié)構(gòu)特點(diǎn)，明確其主要功能。重點(diǎn)：熟悉調(diào)節(jié)器的功能與結(jié)構(gòu)特點(diǎn)，學(xué)會(huì)其基本操作。難點(diǎn)：SLPC可編程調(diào)節(jié)器的合理操作。解決辦法：教師操作演示的知識(shí)學(xué)習(xí)——學(xué)生動(dòng)手實(shí)踐的能力提高。通過前面四個(gè)項(xiàng)目的學(xué)習(xí)，同學(xué)們已經(jīng)掌握了單回路的過程控制技術(shù)，從而也就達(dá)到了本課程的基本要求。但是對(duì)照本課程總的目標(biāo)——電加熱鍋爐的開發(fā)與實(shí)施，我們還尚未完全解決問題：實(shí)際的電加熱鍋爐控制目標(biāo)是要產(chǎn)生符合要求的蒸汽，而我們前面所完成的鍋爐控制都是對(duì)液位的控制，是對(duì)問題的簡(jiǎn)化；同時(shí)，由于鍋爐本身的工藝特點(diǎn)，這使得實(shí)際鍋爐的控制方法有其特殊性。要真正解決電加熱鍋爐的控制問題，先要實(shí)現(xiàn)蒸汽流量的正確測(cè)量，以便實(shí)現(xiàn)對(duì)鍋爐液位的準(zhǔn)確控制與安全運(yùn)行。由于蒸汽流量與溫度、壓力有直接關(guān)系，必須對(duì)流量進(jìn)行溫度、壓力補(bǔ)償處理。
標(biāo)簽： SLPC 可編程 調(diào)節(jié)器
上傳時(shí)間： 2013-12-05
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