加密算法一直在信息安全領(lǐng)域起著極其重要的作用,它直接影響著國家的安全和發(fā)展.隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展,原有的數(shù)據(jù)加密標(biāo)準(zhǔn)(DES)已不能滿足人們的保密要求.在未來的20年內(nèi),高級(jí)數(shù)據(jù)加密標(biāo)準(zhǔn)(AES)將替代DES成為新的數(shù)據(jù)加密標(biāo)準(zhǔn).在不對(duì)原有應(yīng)用系統(tǒng)作大的改動(dòng)的情況下,3-DES算法有了很大的生存空間.該文介紹了DES和3-DES算法的概要,給出了一種電路實(shí)現(xiàn)模型,并基于XILINX公司的FPGA器件設(shè)計(jì)了IP核,介紹了I P核設(shè)計(jì)中主要模塊的設(shè)計(jì)方法.最后對(duì)該IP核進(jìn)行了分析,給出它的性能參數(shù).該課題系統(tǒng)地論述了基3-DES算法的密碼IP核設(shè)計(jì)全過程.文章首先闡述了該設(shè)計(jì)的課題背景,給出了使用VHDL方法設(shè)計(jì)密碼電路的特點(diǎn)和研究思路和特點(diǎn),然后對(duì)IP核的設(shè)計(jì)環(huán)境和密碼算法進(jìn)行了介紹.在此基礎(chǔ)上,詳細(xì)討論了3-DES算法的密碼芯片設(shè)計(jì)方法和各個(gè)電路模塊實(shí)現(xiàn)的結(jié)構(gòu)圖,包括算法電路、譯碼電路、接口電路和控制模塊電路等.通過對(duì)各個(gè)模塊設(shè)計(jì)的介紹,闡明了使用VHDL語言設(shè)計(jì)專用集成電路的原理和特點(diǎn).
上傳時(shí)間: 2013-04-24
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義隆單片機(jī)應(yīng)用算法例子,有加減X除,歡迎交流
標(biāo)簽: 義隆 單片機(jī)應(yīng)用 算法
上傳時(shí)間: 2013-04-24
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微電子技術(shù)的發(fā)展,特別是可編程邏輯器件的產(chǎn)生加速了電子設(shè)計(jì)技術(shù)的發(fā)展,現(xiàn)代電子設(shè)計(jì)技術(shù)的核心日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù),即EDA技術(shù)。EDA技術(shù)采用的自頂向下設(shè)計(jì)流程代替了原有的自下而上設(shè)計(jì)流程,縮短了集成電路的開發(fā)周期,節(jié)省了開發(fā)費(fèi)用,促進(jìn)了集成電路的發(fā)展。布局布線是計(jì)算機(jī)設(shè)計(jì)自動(dòng)化的一個(gè)重要環(huán)節(jié),也是計(jì)算機(jī)輔助設(shè)計(jì)的一個(gè)重要課題,其性能的好壞直接影響到電子設(shè)計(jì)自動(dòng)化技術(shù)的可靠性。 本文首先介紹了布局布線前的背景知識(shí),然后對(duì)學(xué)術(shù)上成熟的VPR布局布線工具所采用的算法進(jìn)行了闡述,分別介紹用于布局的模擬退火算法和布線的A*迭代式迷宮搜索算法,最后重點(diǎn)研究了自動(dòng)布線算法,并作出了以下改進(jìn);根據(jù)FPGA布線算法的需要對(duì)雙向啟發(fā)式搜索算法進(jìn)行了相應(yīng)的理論分析及改進(jìn);基于VPR實(shí)現(xiàn)了網(wǎng)線遞增排序方法,并與網(wǎng)線遞減排序進(jìn)行了比較;在原有的時(shí)序驅(qū)動(dòng)布線啟發(fā)式函數(shù)中引入了面積約束條件以節(jié)約FPGA布線的面積。 通過對(duì)測(cè)試數(shù)據(jù)的分析比較,發(fā)現(xiàn):引入雙向啟發(fā)式搜索算法能大大增加布線拆線的速度;遞增有序比遞減有序布線減少了運(yùn)行時(shí)間;時(shí)序驅(qū)動(dòng)布線算法中引入面積約束后,大大減少了布線面積。
標(biāo)簽: FPGA 自動(dòng)布局 布線算法
上傳時(shí)間: 2013-07-17
上傳用戶:yxgi5
雙基地合成孔徑雷達(dá)(簡稱雙基地SAR或Bistatic SAR)是一種新的成像雷達(dá),也是當(dāng)今SAR技術(shù)的一個(gè)發(fā)展方向,在軍用及民用領(lǐng)域都具有良好的應(yīng)用前景,近年來成為研究的熱點(diǎn)。本文則側(cè)重于研究雙基地SAR的距離一多普勒(R-D)成像算法的實(shí)現(xiàn)。 在雙基地SAR系統(tǒng)及成像算法的研究方面,推導(dǎo)了雙基地SAR的系統(tǒng)分辨特性及雷達(dá)方程,分析了主要系統(tǒng)參數(shù)之間的約束關(guān)系。針對(duì)正側(cè)視機(jī)載雙基地SAR系統(tǒng),本文對(duì)距離一多普勒算法進(jìn)行了推廣。最后得到點(diǎn)目標(biāo)的仿真結(jié)果。 在成像算法的FPGA實(shí)現(xiàn)上,在System Generator環(huán)境下對(duì)算法進(jìn)行定點(diǎn)仿真。完成距離一多普勒成像算法的硬件實(shí)現(xiàn),其中包括了FFT快速傅立葉變換、硬件乘法器、:Rocket I/O接口設(shè)計(jì)、DCM數(shù)字時(shí)鐘管理等主要部分。針對(duì)硬件實(shí)現(xiàn)的特點(diǎn),對(duì)算法的部分運(yùn)算進(jìn)行了簡化。 為了對(duì)算法實(shí)現(xiàn)進(jìn)行驗(yàn)證,設(shè)計(jì)開發(fā)了該算法的硬件測(cè)試平臺(tái)。主要基于ML310評(píng)估板上XC2VP30芯片中嵌入的Power PC 405,完成其硬件部分的設(shè)計(jì),主要包括了Aurora協(xié)議接口、RS-232串行接口、DDR RAM接口以及其它如中斷、時(shí)鐘等部分。
上傳時(shí)間: 2013-07-26
上傳用戶:是王洪文
在無線通信系統(tǒng)中,信號(hào)在傳輸過程中由于多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致不可避免地產(chǎn)生碼間串?dāng)_(Intersymbol Interference).為了克服碼間串?dāng)_所帶來的信號(hào)畸變,則必須在接收端增加均衡器,以補(bǔ)償信道特性,正確恢復(fù)發(fā)送序列.盲均衡器由于不需要訓(xùn)練序列,僅利用接收信號(hào)的統(tǒng)計(jì)特性就能對(duì)信道特性進(jìn)行均衡,消除碼間串?dāng)_,成為近年來通信領(lǐng)域研究的熱點(diǎn)課題.本課題采用已經(jīng)取得了很多研究成果的Bussgang類盲均衡算法,主要因?yàn)樗挠?jì)算復(fù)雜度小,便于實(shí)時(shí)實(shí)現(xiàn),具有較好的性能.本文探討了以FPGA(Field Programmable Gates Array)為平臺(tái),使用Verilog HDL(Hardware Description Language)語言設(shè)計(jì)并實(shí)現(xiàn)基于Bussgang類型算法的盲均衡器的硬件系統(tǒng).本文簡要介紹了Bussgang類型盲均衡算法中的判決引導(dǎo)LMS(DDLMS)和常模(CMA)兩種算法和FPGA設(shè)計(jì)流程.并詳細(xì)闡述了基于FPGA的信道盲均衡器的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn),以及分別給出了各個(gè)模塊的結(jié)構(gòu)框圖以及驗(yàn)證結(jié)果.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)做了有益的探索性嘗試,對(duì)今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間: 2013-07-25
上傳用戶:cuibaigao
隨著微電子技術(shù)的發(fā)展,可編程邏輯器件取得了迅速的發(fā)展,其功能日益強(qiáng)大,F(xiàn)PGA內(nèi)部可用邏輯資源飛速增長,近來推出的FPGA都針對(duì)數(shù)字信號(hào)處理的特點(diǎn)做了特定設(shè)計(jì),集成了存儲(chǔ)器、鎖相環(huán)(PLL)、硬件乘法器、DSP模塊等,通過使用各個(gè)公司提供的FPGA開發(fā)軟件使用硬件描述語言,可以實(shí)現(xiàn)特定的信號(hào)處理算法,如FFT、FIR等算法,為電子設(shè)計(jì)工程師提供了新的選擇。實(shí)時(shí)圖像處理系統(tǒng)采用FPGA+DSP的結(jié)構(gòu)來完成整個(gè)復(fù)雜的圖像處理算法。將圖像處理算法進(jìn)行分類,F(xiàn)PGA和DSP份協(xié)作發(fā)揮各自的長處,對(duì)于算法實(shí)現(xiàn)簡單、運(yùn)算量大、實(shí)時(shí)性高的這類處理過程由大容量高性能的FPGA實(shí)現(xiàn),DSP則用來處理經(jīng)過預(yù)處理后的圖像數(shù)據(jù),來運(yùn)行算法結(jié)構(gòu)復(fù)雜,乘加運(yùn)算多的算法。整個(gè)系統(tǒng)主要包括FPGA處理單元、DSP處理單元以及PCI接口通訊三個(gè)部分。主要取得的了以下的研究成果:(1)研究了FPGA的工作原理及應(yīng)用,完成了Stratix芯片的選型。設(shè)計(jì)了數(shù)字圖像處理板的電路原理圖和PCB設(shè)計(jì)圖。并對(duì)電路板進(jìn)行調(diào)試,工作正常。(2)完成了FPGA程序下載電纜的PCB電路設(shè)計(jì),并調(diào)試成功,應(yīng)用到FPGA的調(diào)試下載配置中,取得了良好的實(shí)驗(yàn)與經(jīng)濟(jì)效果。(3)充分利用FPGA的設(shè)計(jì)開發(fā)軟件與工具,完成了中值濾波、形態(tài)學(xué)濾波和自適應(yīng)閾值的FPGA實(shí)現(xiàn),并給出了詳細(xì)的實(shí)現(xiàn)過程。將算法下載到FPGA芯片,經(jīng)過試驗(yàn)調(diào)試,達(dá)到要求。(4)研究了PCI接口通訊的實(shí)現(xiàn)方式,選用PCI9054芯片實(shí)現(xiàn)通訊,完成PCI接口電路設(shè)計(jì),經(jīng)過調(diào)試,實(shí)現(xiàn)了中斷、DMA等方式,滿足了數(shù)據(jù)傳輸?shù)囊蟆#?)學(xué)習(xí)了C6701DSP芯片的工作特性以及內(nèi)部功能結(jié)構(gòu),完成了DSP外圍存儲(chǔ)器的擴(kuò)展、時(shí)鐘信號(hào)發(fā)生以及電源模塊等外圍電路的設(shè)計(jì)。
標(biāo)簽: FPGA DSP 紅外 圖像預(yù)處理
上傳時(shí)間: 2013-07-22
上傳用戶:Divine
AES是美國于2000年10月份確立的高級(jí)加密標(biāo)準(zhǔn),該標(biāo)準(zhǔn)的反饋鏈路模式AESCBC加密算法,用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數(shù)據(jù)網(wǎng)絡(luò)的關(guān)鍵,要保證在公眾網(wǎng)上傳輸?shù)男畔⒉槐桓`取和偷聽,必須對(duì)數(shù)據(jù)進(jìn)行加密。在不影響網(wǎng)絡(luò)性能的前提下,快速實(shí)現(xiàn)數(shù)據(jù)加密/解密,對(duì)于開發(fā)高性能的安全路由器、安全網(wǎng)關(guān)等對(duì)數(shù)據(jù)處理速度要求高的通信設(shè)備具有重要的意義。 在目前可查詢的基于FPGA技術(shù)實(shí)現(xiàn)AESCBC的設(shè)計(jì)中,最快的加/解密速度達(dá)到700Mbps/400MHZ。商用CPU奔騰4主頻3.06,用匯編語言編寫程序,全部資源用于加密解密,最快的加密解密速度可以達(dá)到1.4Gbps。但根據(jù)國外測(cè)試結(jié)果表明,即使開發(fā)的路由器本身就基于高性能的雙64位MIPS網(wǎng)絡(luò)處理器,軟件加密解決方案僅能達(dá)到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實(shí)現(xiàn)AESCBC的方法有缺點(diǎn)的情況下,在深入研究影響硬件快速實(shí)現(xiàn)AESCBC難點(diǎn)基礎(chǔ)上,設(shè)計(jì)出一種適應(yīng)于報(bào)文加密解密的硬件快速實(shí)現(xiàn)AESCBC的方案,在設(shè)計(jì)中采用加密解密和密鑰展開并行工作,實(shí)現(xiàn)了在線提供子密鑰。在解密中采用了雙隊(duì)列技術(shù),實(shí)現(xiàn)了報(bào)文解密和子密鑰展開協(xié)調(diào)工作,提高了解密速度。 本文在quartus全面仿真設(shè)計(jì)方案的基礎(chǔ)上,全面驗(yàn)證了硬件實(shí)現(xiàn)AESCBC方案的正確性,全面分析了本設(shè)計(jì)加密解密的性能。并且針對(duì)設(shè)計(jì)中的流水線效率低的問題,提出改善流水線性能的方案,設(shè)計(jì)出報(bào)文級(jí)并行加密解密方案,并且給出了硬件實(shí)現(xiàn)VPN的初步方案。實(shí)現(xiàn)了單一模塊加密速度達(dá)到1.16Gbps,單一模塊解密速度達(dá)到900Mbps,多個(gè)模塊并行工作加密解密速度達(dá)到6.4Gbps。 論文最后給出了總結(jié)與展望。目前實(shí)現(xiàn)的AESCBC算法,只能通過仿真驗(yàn)證其功能的正確性,還需要下載到芯片上做進(jìn)一步的驗(yàn)證。要用硬件實(shí)現(xiàn)整個(gè)IPSec,還要進(jìn)一步開發(fā)基于FPGA的技術(shù)。總之,為了適應(yīng)路由器發(fā)展的需求,還有很多技術(shù)需要研究。
標(biāo)簽: AES_CBC FPGA 性能 實(shí)現(xiàn)研究
上傳時(shí)間: 2013-05-29
上傳用戶:wangzhen1990
加密算法一直在信息安全領(lǐng)域起著無可替代的作用,它直接影響著國家的未來和發(fā)展.隨著密碼分析水平、芯片處理能力和計(jì)算技術(shù)的不斷進(jìn)步,原有的數(shù)據(jù)加密標(biāo)準(zhǔn)(DES)算法及其變形的安全強(qiáng)度已經(jīng)難以適應(yīng)新的安全需要,其實(shí)現(xiàn)速度、代碼大小和跨平臺(tái)性均難以繼續(xù)滿足新的應(yīng)用需求.在未來的20年內(nèi),高級(jí)加密標(biāo)準(zhǔn)(AES)將替代DES成為新的數(shù)據(jù)加密標(biāo)準(zhǔn).高級(jí)加密標(biāo)準(zhǔn)算法是采用對(duì)稱密鑰密碼實(shí)現(xiàn)的分組密碼,支持128比特分組長度及128比特、192比特與256比特可變密鑰長度.無論在反饋模式還是在非反饋模式中使用AES算法,其軟件和硬件對(duì)計(jì)算環(huán)境的適應(yīng)性強(qiáng),性能穩(wěn)定,密鑰建立時(shí)間優(yōu)良,密鑰靈活性強(qiáng).存儲(chǔ)需求量低,即使在空間有限的環(huán)境使用也具備良好的性能.在分析高級(jí)加密標(biāo)準(zhǔn)算法原理的基礎(chǔ)上,描述了圈變換及密鑰擴(kuò)展的詳細(xì)編制原理,用硬件描述語言(VHDL)描述了該算法的整體結(jié)構(gòu)和算法流程.詳細(xì)論述了分組密碼的兩種運(yùn)算模式(反饋模式和非反饋模式)下算法多種體系結(jié)構(gòu)的實(shí)現(xiàn)原理,重點(diǎn)論述了基本體系結(jié)構(gòu)、循環(huán)展開結(jié)構(gòu)、內(nèi)部流水線結(jié)構(gòu)、外部流水線結(jié)構(gòu)、混合流水線結(jié)構(gòu)及資源共享結(jié)構(gòu)等.最后在XILINX公司XC2S300E芯片的基礎(chǔ)上,采用自頂向下設(shè)計(jì)思想,論述了高級(jí)加密標(biāo)準(zhǔn)算法的FPGA設(shè)計(jì)方法,提出了具體模塊劃分方法并對(duì)各個(gè)模塊的實(shí)現(xiàn)進(jìn)行了詳細(xì)論述.圈變換采用內(nèi)部流水線結(jié)構(gòu),多個(gè)圈變換采用資源共享結(jié)構(gòu),密鑰調(diào)度與加密運(yùn)算并行執(zhí)行.占用芯片面積及引腳資源較少,在芯片選型方面具有很好的適應(yīng)性.
上傳時(shí)間: 2013-06-20
上傳用戶:fairy0212
隨著安全通信數(shù)據(jù)速率的提高,關(guān)鍵數(shù)據(jù)加密算法的軟件實(shí)施成為重要的系統(tǒng)瓶頸.基于FPGA的高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達(dá)到所要求的加密處理性能(每秒的SSL或RSA運(yùn)算次數(shù))基準(zhǔn).網(wǎng)絡(luò)的迅速發(fā)展,對(duì)安全性的需要變得越來越重要.然而,盡管網(wǎng)絡(luò)技術(shù)進(jìn)步很快,安全性問題仍然相對(duì)落后.由于FPGA所提供的設(shè)計(jì)優(yōu)勢(shì),特別是新的高速版本,網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)人員可以在這些網(wǎng)絡(luò)設(shè)備中經(jīng)濟(jì)地實(shí)現(xiàn)安全性支持.FPGA是實(shí)現(xiàn)設(shè)計(jì)靈活性和功能升級(jí)的關(guān)鍵,對(duì)于容錯(cuò)、IPSec協(xié)議和系統(tǒng)接口問題而言這兩點(diǎn)非常重要.而且,FPGA還為網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)人員提供了適應(yīng)不同安全處理功能以及隨著安全技術(shù)的發(fā)展方便地增加對(duì)新技術(shù)支持的能力.標(biāo)準(zhǔn)加密/解決以及認(rèn)證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網(wǎng)絡(luò)安全系統(tǒng)中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結(jié)構(gòu),著重論述了加密卡上加密模塊的實(shí)現(xiàn),即用FPGA實(shí)現(xiàn)3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對(duì)3DES算法及IDEA、MD5算法的實(shí)現(xiàn)進(jìn)行仿真,并繪制了板卡的原理圖,對(duì)PCI接口原理進(jìn)行了闡述.在論文中,首先闡述了數(shù)據(jù)加密原理.介紹了數(shù)據(jù)加密的算法和數(shù)據(jù)加密的技術(shù)發(fā)展趨勢(shì),并重點(diǎn)說明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結(jié)構(gòu),遵從的是PCI2.2規(guī)范,理解并掌握PCI總線的規(guī)范是了解整個(gè)系統(tǒng)的重要一環(huán),本文講述了PCI總線的特點(diǎn)和性能,以及總線的信號(hào).由于遵從高速性的要求,我們?cè)谟布x型的時(shí)候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強(qiáng),速度也非常快,但目前價(jià)格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價(jià)格低廉,產(chǎn)品成熟等特點(diǎn),是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會(huì)對(duì)這些器件特性做相應(yīng)說明.并由此得出電路原理圖的繪制.文章的重點(diǎn)之一在于3DES算法及IDEA、MD5算法的FPGA實(shí)現(xiàn),以Xilinx公司VIRTEXII結(jié)構(gòu)的VXC2V3000為例,闡述用FPGA高速實(shí)現(xiàn)3DES算法及IDEA、MD5算法的設(shè)計(jì)要點(diǎn)及關(guān)鍵部分的設(shè)計(jì).
上傳時(shí)間: 2013-04-24
上傳用戶:qazwsc
卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法,它具有譯碼效率高、速度快等特點(diǎn),被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9,碼率為1/2,采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念,闡述了Viterbi算法的原理,重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素,在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器,并在Altera EP1C20 FPGA芯片上測(cè)試通過。本文的主要工作如下: 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式,對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡化,以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式,和全并行的設(shè)計(jì)相比,在滿足譯碼速度的同時(shí),節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式,簡化了控制模塊的邏輯電路,優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法,與傳統(tǒng)的寄存器交換法相比,減少了寄存器的使用,大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái),采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真,結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法,巧妙地利用了Matlab算法仿真程序的輸出結(jié)果,提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測(cè)試,最大運(yùn)行時(shí)鐘頻率110MHz,最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較,比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽: Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間: 2013-07-23
上傳用戶:葉山豪
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