數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n
標簽： VHDL 寄存器 數控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
這是我在學習過程中編的數字鐘的原程序,含各種時鐘模塊,以及計數器,累加器等,可以直接下載,已經編譯通過!
標簽： 過程 數字 程序
上傳時間： 2015-04-04
上傳用戶：waitingfy
數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。
上傳時間： 2014-08-31
上傳用戶：yan2267246
GAL設計的累加器，譯碼器的原代碼。已經測試成功，并且生成可燒寫的JED文件！
標簽： GAL 累加器
上傳時間： 2015-07-06
上傳用戶：cc1015285075
100個VHDL程序,關于基本的模塊,有累加器等
標簽： VHDL 100 程序 模塊
上傳時間： 2016-06-24
上傳用戶：tzl1975
累加器的描述，已經通過實驗成功，可以用于波形發生器中
標簽： 累加器
上傳時間： 2016-07-08
上傳用戶：qweqweqwe
單字節十六進制整數轉換成單字節ＢＣＤ碼整數 入口條件：待轉換的單字節十六進制整數在累加器A中。 出口信息：轉換后的ＢＣＤ碼整數（十位和個位）仍在累加器A中，百位在R3中。 影響資源：PSW、A、B、R3 堆棧需求： ２字節
標簽： 整數 單字節 十六進制 轉換
上傳時間： 2016-12-29
上傳用戶：牧羊人8920
實現累加器的verilog源碼，廣泛應用在通信電路設計中
標簽： verilog 累加器 源碼
上傳時間： 2013-12-16
上傳用戶：源弋弋
十位累加器,EDA,FPGA,DDS信號發生器的相位累加器,可用.
標簽： FPGA EDA DDS 累加器
上傳時間： 2014-01-19
上傳用戶：huangld
自己使用AHDL語言編寫的24位累加器.主要使用于DDS
標簽： AHDL DDS 24位 語言
上傳時間： 2017-06-16
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