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累加器
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、
累加器
和加法器可以用VHDL語(yǔ)言描述
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這是我在學(xué)習(xí)過(guò)程中編的數(shù)字鐘的原程序,含各種時(shí)鐘模塊,以及計(jì)數(shù)器,
累加器
等,可以直接下載,已經(jīng)編譯通過(guò)!
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100個(gè)VHDL程序,關(guān)于基本的模塊,有
累加器
等
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單字節(jié)十六進(jìn)制整數(shù)轉(zhuǎn)換成單字節(jié)ＢＣＤ碼整數(shù) 入口條件：待轉(zhuǎn)換的單字節(jié)十六進(jìn)制整數(shù)在
累加器
A中。 出口信息：轉(zhuǎn)換后的ＢＣＤ碼整數(shù)（十位和個(gè)位）仍在
累加器
A中
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自己使用AHDL語(yǔ)言編寫的24位
累加器
.主要使用于DDS
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DSP數(shù)據(jù)通路基于
累加器
測(cè)試的結(jié)構(gòu)可測(cè)性設(shè)計(jì)
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全加器verilog程序
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四位二進(jìn)制計(jì)數(shù)器與半加器
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vhdl基于半加器的全加器描述及仿真
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全加器的VHDL程序?qū)崿F(xiàn)及仿真
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