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累加器

該程序實現的是n位全加器

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用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。

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全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼

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全加器的詳細設計思路和用VHDL語言編寫的詳細源代碼

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用VHDL編寫的8位全加器,數字分頻器等程序

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synplify環境下實現全加器功能

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一個用VHDL語言編寫的全加器

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4位全加器原碼

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字符疊加器資料

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用VHDL設計一個4位二進制并行半加器

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