結(jié)合直接數(shù)字頻率合成（DDS）和鎖相環(huán)（PLL）技術(shù)完成了X波段低相噪本振跳頻源的設(shè)計。文章通過軟件仿真重點(diǎn)分析了本振跳頻源的低相噪設(shè)計方法，同時給出了主要的硬件選擇和詳細(xì)電路設(shè)計過程。最后對樣機(jī)的測試結(jié)果表明，本方案具有相位噪聲低、頻率控制靈活等優(yōu)點(diǎn)，滿足了實(shí)際工程應(yīng)用。
上傳時間： 2013-11-12
上傳用戶：jiwy
基于STM32、STM8處理器，設(shè)計完成了萬能試驗機(jī)的多個功能模塊。為了提高小信號的采集精度與速度，用多處理器設(shè)計了一種混合式的鎖相放大器，并運(yùn)用數(shù)字處理進(jìn)行進(jìn)一步處理，具有很高的性價比。在位移信號采集中，運(yùn)用STM8S實(shí)現(xiàn)了低成本的設(shè)計。實(shí)驗表明，本系統(tǒng)在速度與精度上滿足萬能試驗機(jī)要求，總體性價比高。
標(biāo)簽： 鎖相放大器 試驗機(jī) 采集系統(tǒng)
上傳時間： 2013-12-26
上傳用戶：lili123
使用ISE-TCAD二維器件仿真軟件,對SiCOI MESFET的電學(xué)特性進(jìn)行模擬分析。結(jié)果表明,通過調(diào)整器件結(jié)構(gòu)參數(shù),例如門極柵長、有源層摻雜濃度、有源區(qū)厚度等,對器件轉(zhuǎn)移特性、輸出特性有較大影響。
上傳時間： 2013-10-23
上傳用戶：PresidentHuang
研究了一種利用corid 算法的矢量及旋轉(zhuǎn)模式對載波同步中相位偏移進(jìn)行估計并校正的方法.設(shè)計并實(shí)現(xiàn)了基于corid 算法的數(shù)字鎖相環(huán).通過仿真驗證了設(shè)計的有效性和高效性.
標(biāo)簽： 載波同步 設(shè)計方案 鎖相環(huán)
上傳時間： 2013-11-21
上傳用戶：吾學(xué)吾舞
關(guān)于相位噪聲專題的信息有很多，包括相位噪聲特性1、相位噪聲測量方法2以及它對系統(tǒng)性能的影響3。眾所周知，振蕩器和時鐘的相位噪聲已成為導(dǎo)致現(xiàn)代無線電系統(tǒng)性能降低的因素之一。然而，大多數(shù)傳統(tǒng)相位噪聲分析僅將重點(diǎn)放在單載波無線電系統(tǒng)中正弦波信號的降低，而相位噪聲對多載波接收機(jī)、寬帶系統(tǒng)或數(shù)字無線電的影響則很少涉及。本應(yīng)用筆記將討論一些與數(shù)據(jù)采樣系統(tǒng)相位噪聲有關(guān)的鮮為人知的問題，主要是多載波無線電、寬帶信號和欠采樣無線電架構(gòu)等
上傳時間： 2013-10-30
上傳用戶：asdkin
基于探索 RLC串聯(lián)電路諧振特性仿真實(shí)驗技術(shù)的目的，采用Multisim10仿真軟件對RLC串聯(lián)電路諧振特性進(jìn)行了仿真實(shí)驗測試，給出了幾種Multisim仿真實(shí)驗方案，介紹了諧振頻率、上限頻率、下限頻率及品質(zhì)因數(shù)的測試和計算方法，討論了電阻大小對品質(zhì)因數(shù)的影響。結(jié)論是仿真實(shí)驗可直觀形象地描述RLC串聯(lián)電路的諧振特性，將電路的硬件實(shí)驗方式向多元化方式轉(zhuǎn)移，利于培養(yǎng)知識綜合、知識應(yīng)用、知識遷移的能力，使電路分析更加靈活和直觀。
標(biāo)簽： Multisim RLC 串聯(lián)電路 諧振
上傳時間： 2013-10-12
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摘要：從功率MOSFET內(nèi)部結(jié)構(gòu)和極間電容的電壓依賴關(guān)系出發(fā)，對功率MOSFET的開關(guān)現(xiàn)象及其原因進(jìn)行了較深入分析。從實(shí)際應(yīng)用的角度，對功率MOSFET開關(guān)過程的功率損耗和所需驅(qū)動功率進(jìn)行了研究，提出了有關(guān)參數(shù)的計算方法，并對多種因素對開關(guān)特性的影響效果進(jìn)行了實(shí)驗研究，所得出的結(jié)論對于功率MOSFET的正確運(yùn)用和設(shè)計合理的MoSFET驅(qū)動電路具有指導(dǎo)意義．
標(biāo)簽： MOSFET Power 實(shí)際應(yīng)用 條件下
上傳時間： 2013-11-10
上傳用戶：wfeel
本文主要研究高頻功率MOSFET的驅(qū)動電路和在動態(tài)開關(guān)模式下的并聯(lián)均流特性。首先簡要介紹功率MOSFET的基本工作原理及靜態(tài)及動態(tài)特性，然后根據(jù)功率MOSFET對驅(qū)動電路的要求，對驅(qū)動電路進(jìn)行了參數(shù)計算并且選擇應(yīng)用了實(shí)用可靠的驅(qū)動電路。此外，對功率MOSFET在兆赫級并聯(lián)山于不同的參數(shù)影響而引起的電流分配不均衡問題做了仿真研究及分析。
標(biāo)簽： MOSFET 高頻 功率 驅(qū)動電路
上傳時間： 2013-11-22
上傳用戶：lijinchuan
摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻(xiàn)標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實(shí)現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達(dá)到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達(dá)到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達(dá)到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認(rèn)為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達(dá)到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點(diǎn)依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時鐘分相技術(shù), 可以有效地用低頻時鐘實(shí)現(xiàn)相當(dāng)于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標(biāo)簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
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用ad9850激勵的鎖相環(huán)頻率合成器山東省濟(jì)南市M0P44 部隊Q04::00R 司朝良摘要! 提出了一種ad9850和ad9850相結(jié)合的頻率合成方案! 介紹了ad9850芯片ad9850的基本工作原理" 性能特點(diǎn)及引腳功能! 給出了以1!2345 作為參考信號源的鎖相環(huán)頻率合成器實(shí)例! 并對該頻率合成器的硬件電路和軟件編程進(jìn)行了簡要說明#關(guān)鍵詞! !!" 鎖相環(huán)頻率合成器數(shù)據(jù)寄存器
標(biāo)簽： 9850 ad 鎖相環(huán) 激勵
上傳時間： 2013-10-18
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