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用VHDL編寫的由FPGA控制SDRAM的存儲控制程序
標簽： SDRAM VHDL FPGA 編寫
上傳時間： 2013-12-14
上傳用戶：waizhang
數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個用vhdl寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個模塊FILTER,ERR_DECISION,ADJUST 希望對大家有用.
標簽： ERR_DECISION SYNPLIFY FILTER ADJUST
上傳時間： 2015-06-09
上傳用戶：cazjing
這是一個用VHDL層次化設(shè)計的一個九九乘法表源文件,還包含仿真波形
標簽： VHDL 乘法 仿真 波形
上傳時間： 2013-12-18
上傳用戶：ainimao
自己在ISE下用VHDL寫的UART，簡單，易懂
標簽： VHDL UART ISE
上傳時間： 2015-06-10
上傳用戶：jackgao
一個用VHDL編寫的在CPLD上實現(xiàn)模擬交通燈的程序源代碼
標簽： VHDL CPLD 編寫 模擬交通燈
上傳時間： 2014-01-24
上傳用戶：宋桃子
用vhdl語言設(shè)計CPU中的一部分：加法器的設(shè)計，包括多種加法器的設(shè)計方法！內(nèi)容為英文
標簽： vhdl CPU 語言 分
上傳時間： 2015-06-11
上傳用戶：xiaohuanhuan
用vhdl語言設(shè)計CPU中的一部分：乘法器的設(shè)計，包括多種乘法器的設(shè)計方法！內(nèi)容為英文
上傳用戶：450976175
用vhdl編寫的時鐘 主要實現(xiàn)了時鐘功能時間調(diào)教功能有待實現(xiàn)
標簽： vhdl 時鐘 編寫
上傳時間： 2013-12-17
上傳用戶：zl5712176
用vhdl編寫的fifo隊列.可以在maxplus2平臺上使用.
標簽： maxplus2 vhdl fifo 編寫
上傳時間： 2015-06-16
上傳用戶：zhangliming420
用VHDL語言寫的時鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。
標簽： Maxplus Quartus VHDL 7128
上傳用戶：851197153
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