Verilog hdl語言 伽羅華域GF（q）乘法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 乘法器設計
上傳時間： 2013-12-27
上傳用戶：ls530720646
定點八位乘法器的原理圖設計，已通過功能仿真！
標簽： 定點 乘法器 原理圖設計
上傳時間： 2017-01-03
上傳用戶：z754970244
該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學者。
標簽： 代碼 乘法器
上傳時間： 2017-01-10
上傳用戶：love_stanford
一個關于Wallace樹乘法器的論文，當中展示了一種改進后的wallace樹乘法器方案，相比原來占用晶體管更少，效率更高
標簽： Wallace 樹 乘法器 論文
上傳時間： 2014-01-11
上傳用戶：manlian
vhdl語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數
標簽： 100 vhdl VHDL 語言
上傳時間： 2013-12-13
上傳用戶：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL實現
標簽： CPLD FPGA VHDL 十六位
上傳時間： 2013-12-16
上傳用戶：qq1604324866
18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結合進位選擇的36bit高性能加法器
標簽： bit Wallace booth2 booth
上傳時間： 2017-01-13
上傳用戶：firstbyte
VHDL乘法器 四輸入 四輸出的代碼設計
標簽： VHDL 乘法器 輸入 代碼設計
上傳時間： 2017-01-14
上傳用戶：jyycc
其乘法器原理是：乘法通過逐項移位相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數的最高位
標簽： 乘法器 乘法 移位
上傳時間： 2013-12-24
上傳用戶：大融融rr
RS(204,188)譯碼器的設計 異步FIFO設計 偽隨即序列應用設計 CORDIC數字計算機的設計 CIC的設計 除法器的設計 加羅華域的乘法器設計
標簽： CORDIC FIFO 204 188
上傳時間： 2017-01-24
上傳用戶：縹緲
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