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查找表乘法器

altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序

altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過(guò)matlab 和modelsim 驗(yàn)證，文件中包含TESTBENCH ，直接可用

標(biāo)簽： verilog altera zigzag fpga

上傳時(shí)間： 2016-10-08

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xilinx里的乘法器ip核程序

xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼超前進(jìn)位加法

標(biāo)簽： xilinx 乘法器程序

上傳時(shí)間： 2016-10-17

上傳用戶：ve3344
64位乘法器源碼verilog,經(jīng)過(guò)驗(yàn)證測(cè)試

64位乘法器源碼verilog,經(jīng)過(guò)驗(yàn)證測(cè)試

標(biāo)簽： verilog 乘法器源碼驗(yàn)證測(cè)試

上傳時(shí)間： 2016-10-18

上傳用戶：hwl453472107
32位元2進(jìn)位SIGNED乘法器32位元SIGNED乘法器

32位元2進(jìn)位SIGNED乘法器32位元SIGNED乘法器

標(biāo)簽： SIGNED 乘法器

上傳時(shí)間： 2013-12-17

上傳用戶：皇族傳媒
這是我用verilog hdl語(yǔ)言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

這是我用verilog hdl語(yǔ)言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

標(biāo)簽： verilog booth hdl 家

上傳時(shí)間： 2013-11-29

上傳用戶：jjj0202
用VHDL寫的4*4乘法器

用VHDL寫的4*4乘法器，學(xué)習(xí)VHDL語(yǔ)言的可以

標(biāo)簽： VHDL 乘法器

上傳時(shí)間： 2014-11-24

上傳用戶：JasonC
精通verilog HDL語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)

精通verilog HDL語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)

標(biāo)簽： verilog HDL 語(yǔ)言編程源碼

上傳時(shí)間： 2014-11-28

上傳用戶：趙云興
精通verilog HDL語(yǔ)言編程源碼之3--伽羅華域乘法器設(shè)計(jì)

精通verilog HDL語(yǔ)言編程源碼之3--伽羅華域乘法器設(shè)計(jì)

標(biāo)簽： verilog HDL 語(yǔ)言編程源碼

上傳時(shí)間： 2013-12-18

上傳用戶：youke111
此程序?yàn)?2-bit乘法器

此程序?yàn)?2-bit乘法器，另附有VHDL測(cè)試程序

標(biāo)簽： bit 32 程序乘法器

上傳時(shí)間： 2014-01-17

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乘法器 verilog CPLD EPM1270 源代碼

乘法器 verilog CPLD EPM1270 源代碼

標(biāo)簽： verilog CPLD 1270 EPM

上傳時(shí)間： 2016-11-24

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