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應(yīng)用領(lǐng)域

  • 用labview和pic單片機(jī)打造虛擬數(shù)字示波器上位機(jī)源程序.rar

    用LABVIEW和PIC單片機(jī)打造虛擬示波器

    標(biāo)簽: labview pic 單片機(jī)

    上傳時(shí)間: 2013-06-25

    上傳用戶:trepb001

  • 用labview和pic單片機(jī)打造虛擬示波器下位機(jī)源程序.rar

    用LABVIEW和PIC單片機(jī)打造虛擬數(shù)字示波器下位機(jī)源程序

    標(biāo)簽: labview pic 單片機(jī)

    上傳時(shí)間: 2013-06-10

    上傳用戶:akk13

  • 用VC實(shí)現(xiàn)視頻監(jiān)控錄像.rar

    用 VC 實(shí)現(xiàn) 視頻 監(jiān)控 錄像

    標(biāo)簽: 視頻監(jiān)控 錄像

    上傳時(shí)間: 2013-06-16

    上傳用戶:hanli8870

  • 手機(jī)開發(fā)用的全modem資料.rar

    手機(jī) 開發(fā) 用的 全 modem 資料

    標(biāo)簽: modem 手機(jī)開發(fā)

    上傳時(shí)間: 2013-04-24

    上傳用戶:JESS

  • 萬用表和示波器的使用方法.rar

    萬用表和示波器的使用方法.rar 兩個(gè)DOC文件,對(duì)初入電子行業(yè)的程序員很有幫助。

    標(biāo)簽: 萬用表 示波器

    上傳時(shí)間: 2013-04-24

    上傳用戶:小碼農(nóng)lz

  • 圖像縮放算法研究及其FPGA實(shí)現(xiàn).rar

    圖像縮放在圖像處理領(lǐng)域中,發(fā)揮著重要作用。圖像的分辨率調(diào)整和格式變換,都需要用到圖像縮放技術(shù)。隨著多媒體技術(shù)和大規(guī)模集成電路的發(fā)展,利用硬件實(shí)現(xiàn)視頻圖像無級(jí)縮放已成為圖像處理研究的一個(gè)重要課題。 圖像縮放通常由插值算法實(shí)現(xiàn)。傳統(tǒng)的插值算法由于實(shí)現(xiàn)原理的局限性,在縮放時(shí)容易引起邊緣鋸齒或細(xì)節(jié)模糊現(xiàn)象。針對(duì)傳統(tǒng)插值算法的這個(gè)不足,出現(xiàn)了許多基于邊緣改進(jìn)的算法。但這些算法一般只能完成2k倍數(shù)插值,無法真正做到基于邊緣的無級(jí)縮放。 為了實(shí)現(xiàn)基于邊緣改進(jìn)的無級(jí)縮放,本文做了如下五個(gè)方面的研究工作: 1.系統(tǒng)回顧了圖像縮放技術(shù),包括傳統(tǒng)圖像縮放技術(shù)和多邊緣檢測(cè)插值,分析了這些圖像縮放技術(shù)的優(yōu)缺點(diǎn)。 2.重點(diǎn)研究了新興的方向多項(xiàng)式插值算法,該算法能夠真正完成基于邊緣改進(jìn)的無級(jí)縮放。 3.提出改進(jìn)的方向多項(xiàng)式插值算法(IOPI算法),該算法針對(duì)硬件實(shí)現(xiàn),做了兩個(gè)方面改進(jìn):提出EDV算法,簡(jiǎn)化邊緣方向的確定;提出Cubic6逼近插值算法(A-Cubic6算法),改善平坦區(qū)域縮放效果。其中的EDV算法通過加減、比較模塊,完成邊緣方向的確定。相比原算法中的乘除法、直方圖計(jì)算,大大簡(jiǎn)化了硬件實(shí)現(xiàn),降低了硬件實(shí)現(xiàn)成本。A-Cubic6算法利用查找表簡(jiǎn)化了Cubic6點(diǎn)插值算法的實(shí)現(xiàn),而且明顯改善了非邊緣區(qū)域的縮放效果。 4.研究縮放算法與圖像質(zhì)量的評(píng)價(jià)方法。比較、分析各算法的軟件仿真結(jié)果,得出結(jié)論:本文提出的IOPI算法在平坦區(qū)域和邊緣區(qū)域都具有比其它算法更突出的效果。 5.結(jié)合實(shí)時(shí)視頻處理要求,研究了IOPI算法的FPGA實(shí)現(xiàn)。已完成最近鄰域插值和A-Cubic6算法的FPGA實(shí)現(xiàn),可以在硬件平臺(tái)上穩(wěn)定工作。

    標(biāo)簽: FPGA 圖像 算法研究

    上傳時(shí)間: 2013-06-05

    上傳用戶:2728460838

  • 用EDA 設(shè)計(jì)LED 漢字滾動(dòng)顯示器原理

    用EDA 設(shè)計(jì)LED 漢字滾動(dòng)顯示器原理 摘要:本文主要討論了使用EDA 工具設(shè)計(jì)漢字滾動(dòng)顯示器的技術(shù)問題。文中首先描述了基于現(xiàn)場(chǎng)可編程門陣列(

    標(biāo)簽: EDA LED 漢字 滾動(dòng)顯示

    上傳時(shí)間: 2013-04-24

    上傳用戶:ommshaggar

  • 優(yōu)化ⅡR數(shù)字濾波器的FPGA實(shí)現(xiàn)

    本文以數(shù)字信號(hào)處理系統(tǒng)為應(yīng)用背景,圍繞基于FPGA的ⅡR數(shù)字濾波器的實(shí)現(xiàn)技術(shù)展開了研究。 首先以ⅡR數(shù)字濾波器的優(yōu)化設(shè)計(jì)基本理論為依據(jù),研究了在頻域上的最小均方誤差設(shè)計(jì)法和在時(shí)域上的最小平方誤差設(shè)計(jì)法。以四階和六階兩個(gè)ⅡR低通數(shù)字濾波器設(shè)計(jì)為例,利用Matlab軟件進(jìn)行輔助設(shè)計(jì),探討了濾波器的設(shè)計(jì)過程。 然后著重研究了FPGA的設(shè)計(jì)方法和設(shè)計(jì)流程,在設(shè)計(jì)中采用了層次化、模塊化的設(shè)計(jì)思想,將整個(gè)濾波器劃分為多個(gè)功能模塊,利用VHDL語言編程和原理圖兩種設(shè)計(jì)技術(shù)進(jìn)行了ⅡR濾波器的各個(gè)功能模塊的設(shè)計(jì),采用EPlCl2Q240器件實(shí)現(xiàn)了基于FPGA的二個(gè)二階節(jié)級(jí)聯(lián)型結(jié)構(gòu)的四階ⅡR低通數(shù)字濾波器,并類推了設(shè)計(jì)六階ⅡR低通數(shù)字濾波器。最后用QuartusⅡ4.0軟件進(jìn)行了綜合與仿真,用MATLAB7.0軟件對(duì)仿真結(jié)果進(jìn)行了分析,最終在GW48-PK2開發(fā)系統(tǒng)中進(jìn)行了硬件電路驗(yàn)證,得出了實(shí)際濾波效果測(cè)試波形,驗(yàn)證了所設(shè)計(jì)濾波器的正確性。 本設(shè)計(jì)對(duì)于用二階節(jié)級(jí)聯(lián)型結(jié)構(gòu)構(gòu)成的ⅡR數(shù)字濾波器硬件電路具有通用性,通過改變二階節(jié)級(jí)聯(lián)型結(jié)構(gòu)的數(shù)量,可以構(gòu)成任意偶數(shù)階的濾波器;同時(shí),通過上模型中系數(shù)的變換,也可以構(gòu)成相應(yīng)階數(shù)的高通、帶通、帶阻等濾波器。

    標(biāo)簽: FPGA 數(shù)字濾波器

    上傳時(shí)間: 2013-06-20

    上傳用戶:lw852826

  • 基于FPGA的甚短距離高速并行光傳輸系統(tǒng)研究

    甚短距離傳輸(VSR)是一種用于短距離(約300 m~600m)內(nèi)進(jìn)行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機(jī)、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點(diǎn),是光通信技術(shù)發(fā)展的一個(gè)全新領(lǐng)域,逐漸成為國(guó)際通用的標(biāo)準(zhǔn)技術(shù),成為全光網(wǎng)的一個(gè)重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),使用現(xiàn)場(chǎng)可編程陣列FPGA(Field Programmable GateArray)來完成轉(zhuǎn)換器電路的設(shè)計(jì)和功能實(shí)現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標(biāo)準(zhǔn),在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢(shì),為將來向更高速率升級(jí)提供了依據(jù).根據(jù)萬兆以太網(wǎng)的技術(shù)特點(diǎn)和傳輸要求,提出并設(shè)計(jì)了用VSR技術(shù)實(shí)現(xiàn)局域和廣域萬兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬兆以太網(wǎng)上,實(shí)現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計(jì)均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實(shí)現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬兆以太網(wǎng)的SERDES的設(shè)計(jì)和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計(jì)均能正確的實(shí)現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.

    標(biāo)簽: FPGA 短距離 光傳輸 高速并行

    上傳時(shí)間: 2013-07-14

    上傳用戶:han0097

  • ECC密碼算法的FPGA實(shí)現(xiàn)及優(yōu)化設(shè)計(jì)

      本文主要對(duì)基于FPGA芯片的橢圓曲線密碼算法的實(shí)現(xiàn)及優(yōu)化設(shè)計(jì)進(jìn)行了研究。由于點(diǎn)乘運(yùn)算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度,本文對(duì)點(diǎn)乘運(yùn)算的FPGA設(shè)計(jì)進(jìn)行了重點(diǎn)優(yōu)化。首先比較分析了三種點(diǎn)乘算法,從運(yùn)算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實(shí)現(xiàn)的。然后根據(jù)蒙哥馬里算法,用VerilogHDL語言實(shí)現(xiàn)了基于FPGA芯片的橢圓域中的基本運(yùn)算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實(shí)現(xiàn),設(shè)計(jì)出一種串并混合的乘法器,達(dá)到了面積與速度的最佳匹配。 本文利用Modelsim對(duì)本課題設(shè)計(jì)的硬件系統(tǒng)進(jìn)行了仿真實(shí)驗(yàn),驗(yàn)證了所設(shè)計(jì)的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實(shí)現(xiàn)。最后使用SynplifyPro進(jìn)行綜合及布局布線,綜合報(bào)告文件證明了本課題所設(shè)計(jì)的ECC加密系統(tǒng)達(dá)到了優(yōu)化芯片速度和面積的目的。

    標(biāo)簽: FPGA ECC 密碼算法 優(yōu)化設(shè)計(jì)

    上傳時(shí)間: 2013-04-24

    上傳用戶:thuyenvinh

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