隨著GPS(Global Positioning System)技術的不斷發展和成熟，其全球性、全天候、低成本等特點使得GPS接收機的用戶數量大幅度增加，應用領域越來越廣。但由于定位過程中各種誤差源的存在，單機定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節約成本，而且便于系統融合，是應用于GPS定位的系統中更有前景的方法。但由于在系統中實現定位濾波算法需要時間，傳統CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。 本文在FPGA平臺上，根據“先時序后電路”的設計思想，由同步沒計方法以及自頂向下和自下而上的混合設計方法實現系統的總體設計。從GPS-OEM板輸出的定位信息的接收到定位結果的坐標變換，最終到kalman濾波遞推計算減小定位誤差，實現實時、快速、高精度的GPS定位信息采集處理系統，為GPS定位數據的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統的開發奠定了基礎。具體工作如下： 基于FPGA設計了GPS定位數據的正確接收和顯示，以及經緯度到平面坐標的投影變換。根掘GPS輸出信息標準和格式，通過串口接收模塊實現串口數掘的接收和經緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數據格式由ASCⅡ碼轉變為十進制整數型，實現利用移位和加法運算達到代替乘法運算的效果，從而減少資源的利用率。在坐標轉換過程中，利用查找表的方法查找轉化時需要的各個參數值，并將該參數先轉為雙精度浮點小數，再進行坐標轉換。根據高斯轉化公式的規律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達到節省資源的目的。 卡爾曼濾波器的實現。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統狀態方程、觀測方程和濾波方程，并基于分散濾波的思想進行卡爾曼濾波設計，并通過Matlab進行仿真。結果表明，本文設計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎上，實現基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎上，通過IP核、模塊的分時復用和樹狀結構節省資源，實現數據卡爾曼濾波，達到提高數據精度的效果。 設計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達到資源最優。Modelsim仿真驗證了該設計的正確性。
上傳時間： 2013-04-24
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文章首先分析比較了光伏并網逆變器的各種主電路結構優缺點，提出適合小 功率光伏系統的兩級式并網結構，并對前級DC-DC電路和后級DC-AC分別進行 了電路結構的選擇。
上傳時間： 2013-06-14
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在微機上模擬I2C總線的設計，用并行口的D0（PIN2）模擬SCL信號，用D1（PIN3）模擬SDA信號。
上傳時間： 2013-07-14
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采用狀態機和消息機制的串口接收程序
上傳時間： 2013-04-24
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51系列單片機串口編程時計算 波特率的小軟件。很好用的（強烈推薦）
上傳時間： 2013-05-17
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隨著多媒體技術的發展，數字圖像處理已經成為眾多應用系統的核心和基礎。它的發展主要依賴于兩個性質不同、自成體系但又緊密相關的研究領域：圖像處理算法及其相應的電路實現。圖像處理系統的硬件實現—般有三種方式：專用的圖像處理器件集成芯片(Application Specific Integrated Circuit)、數字信號處理器(Digital Signal Process)和現場可編程門陣列(Field Programmable Gate Array)以及相關電路組成。它們可以實時高速完成各種圖像處理算法。圖像處理中，低層的圖像預處理的數據量很大，要求處理速度快，但運算結果相對比較簡單。相對于其他兩種方式，基于FPGA的圖像處理方式的系統更適合于圖像的預處理。本文設計了—種基于FPGA的小波域圖像去噪系統。首先，闡述了基于小波變換的圖像去噪算法原理，重點討論了小波鄰域閾值(NeighShrink)去噪算法，并給出了該算法相應的Matlab 仿真；然后，為了改進鄰域閾值去噪算法中對每個分解子帶都采用相同鄰域和閾值的缺點，本文提出了基于最小二乘支持向量機(LS-SVM)分類的鄰域閾值去噪算法和以斯坦無偏估計 (SURE)為準則同時結合小波系數尺度間關系的鄰域閾值去噪算法。經Matlab實驗表明，相比于其他幾種經典算法，本文提出的兩種改進算法在濾除噪聲的同時能更好地保護圖像細節，并在較高噪聲情況下能獲得更高的峰值信噪比。在此基礎上本文將提出的改進小波鄰域閾值去噪算法進行了相應的簡化，以滿足低噪聲處理要求且易于在FPGA上實現；最后，給出了基于 FPGA的小波鄰域閾值去噪系統的總體結構和FPGA內部各功能模塊的具體實現方案，包括二維離散小波變換模塊、二維離散小波逆變換模塊、SDRAM存儲器控制模塊、去噪計算模塊和系統核心控制模塊，并對各個系統模塊和整體進行了仿真驗證，結果表明本文設計的基于FPGA 的小波鄰域閾值去噪系統能滿足實際的圖像處理要求，具有一定的理論和實際應用價值。關鍵詞：圖像處理系統，FPGA，圖像去噪算法，小波變換
上傳時間： 2013-05-16
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可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-06-03
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第一章 概述 1.1 AVR 單片機GCC 開發概述 1.2 一個簡單的例子 1.3 用MAKEFILE 管理項目 1.4 開發環境的配置 1.5 實驗板CA-M8 第二章 存儲器操作編程 2.1 AVR 單片機存儲器組織結構 2.2 I/O 寄存器操作 2.3 SRAM 內變量的使用 2.4 在程序中訪問FLASH 程序存儲器 2.5 EEPROM 數據存儲器操作 2.6 avr-gcc 段結構與再定位 2.7 外部RAM 存儲器操作 2.8 堆應用 第三章 GCC C 編譯器的使用 3.1 編譯基礎 3.2 生成靜態連接庫 第四章 AVR 功能模塊應用實驗 4.1 中斷服務程序 4.2 定時器/計數器應用 4.3 看門狗應用 4.4 UART 應用 4.5 PWM 功能編程 4.6 模擬比較器 4.7 A/D 轉換模塊編程 4.8 數碼管顯示程序設計 4.9 鍵盤程序設計 4.10 蜂鳴器控制 第五章 使用C 語言標準I/O 流調試程序 5.1 avr-libc 標準I/O 流描述 5.2 利用標準I/0 流調試程序 5.3 最小化的格式化的打印函數 第六章 CA-M8 上實現AT89S52 編程器的實現 6.1 編程原理 6.2 LuckyProg2004 概述 6.3 AT989S52 isp 功能簡介 6.4 下位機程序設計 第七章 硬件TWI 端口編程 7.1 TWI 模塊概述 7.2 主控模式操作實時時鐘DS1307 7.3 兩個Mega8 間的TWI 通信 第八章 BootLoader 功能應用 8.1 BootLoader 功能介紹 8.2 avr-libc 對BootLoader 的支持 8.3 BootLoader 應用實例 8.4 基于LuckyProg2004 的BootLoader 程序 第九章 匯編語言支持 9.1 C 代碼中內聯匯編程序 9.2 獨立的匯編語言支持 9.3 C 與匯編混合編程 第十章 C++語言支持
上傳時間： 2013-08-01
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用虛擬串口仿真LPC2138（UART0），ARM仿真教程，適合初學者，沒有上操作系統，裸奔程序，里面有源代碼與proteus仿真模型^_^
上傳時間： 2013-05-27
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在慣性導航系統中，捷聯式慣性導航系統以其體積小、成本低和可靠性高等優點正逐步取代平臺式慣性導航系統，成為慣性導航系統的發展趨勢。 為了適應捷聯慣性導航系統小型化、低成本和高性能的發展方向，本文設計了DSP與FPGA相結合的系統方案：系統采用MEMS器件和高性能A/D轉換器構成慣性信號檢測單元，FPGA進行I/O控制，DSP完成導航計算。方案綜合考慮了系統成本、計算速度、精度、體積等各方面的因素，并通過GPS、磁航向計等信息融合進一步提高導航精度。 數據采集是捷聯慣導系統設計的關鍵，本文數據采集由信號調理、A/D轉換和。FPGA等幾部分組成。其中，FPGA是整個數據采集部分的核心，其主要功能包括：實現了ADC控制邏輯和時序生成；配置了FIFO寄存器，緩沖了ADC與DSP之間的轉換數據；擴展了UART串口，以實現系統的外部信息接口。在完成電路設計的基礎上，對各功能模塊進行了全面的半實物仿真，驗證了系統方案及各主要功能模塊的可行性。 論文簡述了慣性導航系統的應用背景及發展狀況，介紹了捷聯慣導系統的基本原理，設計了基于DSP/FPGA的捷聯慣導系統方案，實現了系統各部分硬件電路以及FPGA功能模塊，并通過搭建硬件驗證平臺和利用第三方仿真軟件，對傳感器的性能以及FPGA各功能模塊進行了較全面的驗證和仿真。結果表明：基于DSP/FPGA的捷聯慣導系統能夠滿足應用的要求，并在小型化、低成本和高性能等方面有一定的優勢。
上傳時間： 2013-04-24
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