朋友，我是Jawen.看到先前上載的一套CPLD開發(fā)板的VHDL源碼挺受歡迎的，現(xiàn)在就將她的Verilog源碼也一并貢獻給大家：8位優(yōu)先編碼器,乘法器,多路選擇器,二進制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機,四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時鐘
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上傳時間： 2014-01-23
上傳用戶：wys0120
YUV轉(zhuǎn)RGB的源程序，使用到了硬件加速器，可利用FGPA的乘法器加速處理速度。
標(biāo)簽： YUV RGB 源程序
上傳時間： 2014-11-26
上傳用戶：chenjjer
100個經(jīng)典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù) 第11例 七值邏輯線或分辨函數(shù) 第12例 轉(zhuǎn)換函數(shù) 第13例 左移函數(shù) 第14例 七值邏輯程序包 第15例 四輸入多路器......
標(biāo)簽： vhdl 100 編程實例
上傳時間： 2014-01-20
上傳用戶：agent
這是GPS接收機，基帶處理模塊中累加模塊設(shè)計代碼，用于碼跟蹤環(huán)。代碼設(shè)計巧妙，避免了消耗FPGA中比較稀缺的硬件乘法器資源。
標(biāo)簽： GPS 接收機
上傳時間： 2013-12-24
上傳用戶：xinzhch
用verlog語言編的一些基礎(chǔ)實驗,適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器，乘法器，除法器，多路選擇器，二進制轉(zhuǎn)BCD碼，加法器，減法器等等。
標(biāo)簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
CPU設(shè)計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標(biāo)簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
高頻小信號放大器，采用1496模擬乘法器，分為調(diào)制解調(diào)模塊
標(biāo)簽： 高頻小信號 放大器
上傳時間： 2016-02-17
上傳用戶：linlin
現(xiàn)在，常用的模擬乘法器基本上都已實現(xiàn)集成化。而且集成模擬乘法器是一種重要的非線性器件，廣泛應(yīng)用于頻率變換、信號處理電路中，構(gòu)成調(diào)制、解調(diào)或其它電路。隨著集成技術(shù)的發(fā)展和應(yīng)用的日益廣泛，它已成為繼集成運算放大器后最通用的模擬集成電路之一。下面簡單介紹一下模擬乘法器
上傳時間： 2016-02-23
上傳用戶：kbnswdifs
RS（255，239）編碼的乘法器系數(shù)計算，用VC++實現(xiàn)
標(biāo)簽： 255
上傳時間： 2016-04-04
上傳用戶：dreamboy36
在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
標(biāo)簽： gf 13
上傳時間： 2016-05-24
上傳用戶：ynsnjs
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