隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活性高、支持熱插拔、接口標(biāo)準(zhǔn)化和易于擴(kuò)展等優(yōu)點(diǎn)，目前已經(jīng)成為計(jì)算機(jī)外設(shè)接口的主流技術(shù)，在計(jì)算機(jī)外圍設(shè)備和消費(fèi)類電子領(lǐng)域正獲得越來越多的應(yīng)用。 @@ 本文基于USB2．0協(xié)議規(guī)范，設(shè)計(jì)了一款支持高速和全速傳輸?shù)腢SB2．0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計(jì)和FPGA驗(yàn)證工作，詳細(xì)研究并分析了USB2．0規(guī)范，根據(jù)規(guī)范提出了一種USB2．0設(shè)備控制器整體構(gòu)架方案，描述了各個(gè)功能子模塊硬件電路的功能及實(shí)現(xiàn)。從可重用的角度出發(fā)，對(duì)設(shè)備控制器模塊進(jìn)行優(yōu)化設(shè)計(jì)，增加多個(gè)靈活的配置選項(xiàng)，根據(jù)不同的應(yīng)用對(duì)硬件進(jìn)行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗(yàn)證方法，并對(duì)所設(shè)計(jì)的USB2．0設(shè)備控制器建立了功能完備的ModelSim仿真驗(yàn)證環(huán)境，搭建了FPGA硬件驗(yàn)證平臺(tái)，設(shè)計(jì)了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器，并分別在FPGA平臺(tái)上進(jìn)行了功能驗(yàn)證。 @@ 本文所設(shè)計(jì)的USB2．0設(shè)備控制器IP核可配置性高，使用者可以自由配置所需端點(diǎn)的個(gè)數(shù)以及每個(gè)端點(diǎn)類型等，可以集成于多種USB系統(tǒng)中，適于各類USB設(shè)備的開發(fā)。本課題所取得的成果為USB2．0設(shè)備類的研究和開發(fā)積累了經(jīng)驗(yàn)，并為后來實(shí)驗(yàn)室某項(xiàng)目測(cè)試芯片的USB數(shù)據(jù)采集提供了參考方案，也為未來USB3．0接口IP核的開發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2．0控制器；IP核；FPGA；驗(yàn)證
上傳時(shí)間： 2013-06-30
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上傳時(shí)間： 2013-04-24
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現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國(guó)內(nèi)市場(chǎng)基本上是國(guó)外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真，Spectre對(duì)進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國(guó)外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
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數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個(gè)傳輸流復(fù)用，最后通過不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案，主要進(jìn)行了如下幾項(xiàng)工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn)，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點(diǎn)，重點(diǎn)對(duì)信道編碼中四個(gè)模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點(diǎn)，對(duì)編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實(shí)現(xiàn)起來更為簡(jiǎn)單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_發(fā)平臺(tái)，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn)，通過Verilog HDL描述和時(shí)序仿真來驗(yàn)證算法的可行性，并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
上傳時(shí)間： 2013-06-26
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SATA接口是新一代的硬盤串行接口標(biāo)準(zhǔn)，和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2．0是SATA的第二代標(biāo)準(zhǔn)，它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達(dá)3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊(duì)列）、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn)，SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶。 硬盤作為主要的信息載體之一，其信息安全問題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù)，所以對(duì)硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來進(jìn)行設(shè)計(jì)和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究?jī)r(jià)值。 本論文首先介紹了SATA2．0的總線協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問題進(jìn)行了闡述。其次，本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析，并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說明。接著，本論文對(duì)SATA2．0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解，包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問題并給出解決問題的方法。然后，對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述，并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后，本文簡(jiǎn)要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問題，并分析測(cè)試結(jié)果。 本SATA2．0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試，目前工作正常，性能良好，已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
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51單片機(jī)綜合學(xué)習(xí)系統(tǒng) STC芯片燒寫軟件
上傳時(shí)間： 2013-04-24
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51單片機(jī)綜合學(xué)習(xí)系統(tǒng) SST芯片燒寫軟件
上傳時(shí)間： 2013-07-21
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并行總線PATA從設(shè)計(jì)至今已快20年歷史，如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點(diǎn)對(duì)點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗(yàn)單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲(chǔ)領(lǐng)域廣泛應(yīng)用，但國(guó)內(nèi)尚無獨(dú)立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計(jì)面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對(duì)協(xié)議進(jìn)行了詳細(xì)的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實(shí)現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計(jì)，并對(duì)各個(gè)部分的設(shè)計(jì)予以分別闡述，并編碼實(shí)現(xiàn)；最后進(jìn)行綜合和測(cè)試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實(shí)現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計(jì)滿足協(xié)議需求、適合FPGA設(shè)計(jì)的并行結(jié)構(gòu)，實(shí)現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作：在高速設(shè)計(jì)中，使用了流水線方法進(jìn)行并行設(shè)計(jì)，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計(jì)采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測(cè)試，使得調(diào)試工作方便快捷、測(cè)試數(shù)據(jù)準(zhǔn)確；嚴(yán)格按照SATA1.0a協(xié)議實(shí)現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計(jì)。 最終測(cè)試數(shù)據(jù)表明，本論文設(shè)計(jì)的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計(jì)中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點(diǎn)，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計(jì)，將使開發(fā)變得方便快捷，更能夠適應(yīng)市場(chǎng)需求。
上傳時(shí)間： 2013-06-21
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隨著我國(guó)國(guó)防現(xiàn)代化建設(shè)進(jìn)程的不斷深化，MIL-STD-1553B標(biāo)準(zhǔn)總線已經(jīng)廣泛應(yīng)用于各種軍事應(yīng)用領(lǐng)域。MIL-STD-1553B標(biāo)準(zhǔn)總線是我國(guó)上世紀(jì)八十年代引進(jìn)的一種現(xiàn)代化通訊總線，國(guó)內(nèi)稱為GJB289A-97。該總線技術(shù)以其高穩(wěn)定性和使用靈活等特點(diǎn)成為現(xiàn)代航空電子綜合系統(tǒng)所廣泛采用的通訊總線技術(shù)。 1553B總線接口模塊作為總線通訊的基本單元，其性能成為影響航電綜合系統(tǒng)整體性能的一個(gè)關(guān)鍵因素。目前國(guó)內(nèi)關(guān)于1553B總線通訊模塊的對(duì)外接口類型較多，而基于嵌入式處理芯片的接口設(shè)計(jì)并不多見。嵌入式設(shè)備具有體積小、重量輕、實(shí)時(shí)性強(qiáng)、功耗小、穩(wěn)定性好以及接口方便等優(yōu)點(diǎn)。 基于以上考慮，論文中提出了以DSP+FPGA為平臺(tái)實(shí)現(xiàn)MIL-STD-1553B總線的收發(fā)控制，通過收發(fā)控制器和變壓器實(shí)現(xiàn)MIL-STD-1553B總線的電氣連接。根據(jù)項(xiàng)目需求，設(shè)計(jì)分為硬件和軟件兩部分完成。在對(duì)MIL-STD-1553B總線協(xié)議進(jìn)行詳細(xì)研究后提出了總體設(shè)計(jì)方案原理圖。再根據(jù)方案需求設(shè)計(jì)各功能模塊。使用硬件描述語言VHDL對(duì)各功能模塊進(jìn)行邏輯和行為描述，最終實(shí)現(xiàn)在FPGA中，使其能夠完成1553B數(shù)據(jù)碼的接受、發(fā)送、轉(zhuǎn)換和與處理器的信息交換等功能。DSP部分采用的是TI公司的TMS320F2812，使用C語言進(jìn)行軟件的編譯，使其實(shí)現(xiàn)總體控制和通訊的調(diào)度等功能。 該方案經(jīng)過實(shí)際參與1553B總線通訊系統(tǒng)驗(yàn)證實(shí)驗(yàn)，證明各項(xiàng)技術(shù)指標(biāo)均達(dá)到預(yù)定的目標(biāo)，可以投入實(shí)際應(yīng)用。
上傳時(shí)間： 2013-04-24
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近年來，語音識(shí)別研究大部分集中在算法設(shè)計(jì)和改進(jìn)等方面，而隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高，新的硬件平臺(tái)的推出，語音識(shí)別實(shí)現(xiàn)平臺(tái)有了更多的選擇。語音識(shí)別技術(shù)在與DSP、FPGA、ASIC等器件為平臺(tái)的嵌入式系統(tǒng)結(jié)合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對(duì)現(xiàn)有各種語音特征參數(shù)與孤立詞語音識(shí)別模型進(jìn)行研究的基礎(chǔ)上，重點(diǎn)探索基于動(dòng)態(tài)時(shí)間規(guī)整算法的DTW模型在孤立詞語音識(shí)別領(lǐng)域的應(yīng)用，并結(jié)合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺(tái)上實(shí)現(xiàn)具有較好精度與速度的孤立詞語音識(shí)別系統(tǒng)。 本系統(tǒng)整體設(shè)計(jì)基于DE2開發(fā)平臺(tái),采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點(diǎn)是實(shí)現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時(shí)系統(tǒng)控制核心都在FPGA內(nèi)部實(shí)現(xiàn)，可以極為方便地更新和升級(jí)系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護(hù)性。 此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運(yùn)算，在設(shè)計(jì)中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實(shí)現(xiàn)了語音信號(hào)的端點(diǎn)檢測(cè)模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設(shè)計(jì)模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢(shì)，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè)，使系統(tǒng)處理數(shù)字信號(hào)的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個(gè)方面： （1）結(jié)合ALTERA CYCLONE II芯片的特點(diǎn)，確定了基于FPGA語音識(shí)別系統(tǒng)的總體設(shè)計(jì)，在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件的選擇和設(shè)計(jì)。 （2）自主設(shè)計(jì)了純硬件描述語言的驅(qū)動(dòng)電路設(shè)計(jì)，完成了高速語音采集的工作，并且對(duì)存儲(chǔ)數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進(jìn)行提取導(dǎo)入MATLAB平臺(tái)測(cè)試數(shù)據(jù)的正確性。整個(gè)程序測(cè)試的方式對(duì)系統(tǒng)的模塊測(cè)試起到重要的作用。 （3）完成高速定點(diǎn)256點(diǎn)的FFT模塊的設(shè)計(jì)，此模塊是系統(tǒng)成敗的關(guān)鍵，實(shí)現(xiàn)高速實(shí)時(shí)的運(yùn)算。 （4）結(jié)合SOPC的特性，設(shè)計(jì)了人機(jī)友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動(dòng)接口設(shè)計(jì)完成用戶定制的系統(tǒng)。 （5）進(jìn)行了整體系統(tǒng)測(cè)試，系統(tǒng)可以較穩(wěn)定地實(shí)現(xiàn)實(shí)時(shí)處理的目的，具有一定的市場(chǎng)潛在價(jià)值。
標(biāo)簽： FPGA 語音識(shí)別 系統(tǒng)設(shè)計(jì)
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