cadence16.5基本規(guī)則設(shè)置。
上傳時間： 2013-11-18
上傳用戶：czl10052678
ORCAD基本問題的集成束
上傳時間： 2013-11-15
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設(shè)計與驗證Verilog HDL【作者：王誠、吳繼華；出版社：人民郵電出版社】 本書以實例講解的方式對HDL語言的設(shè)計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計流程、語法及建模方式等。
上傳時間： 2013-11-19
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SOPC技術(shù)基礎(chǔ)教程 [作者：侯建軍、郭勇編著；出版社：清華大學(xué)出版社；(注意：本書格式為pdz格式，需要用壓縮包中的超星軟件才可打開，建議打開前先殺一下毒，以防萬一！) 內(nèi)容簡介：本書系統(tǒng)地介紹了基于FPGA的SOPC的軟硬件開發(fā)技術(shù)，以一個簡單的設(shè)計實例為主線介紹軟硬件的開發(fā)流程、開發(fā)工具的使用及開發(fā)的思想，使讀者對 SOPC技術(shù)有一個基本的了解。將NiosⅡ體系結(jié)構(gòu)、Avalon總線規(guī)范、NiosⅡ處理器常用外部設(shè)備的更多底層細節(jié)提供給讀者，使讀者獲得進行高級開發(fā)的能力。另外還介紹了使用MATLAB和DSP Builder進行基于FPGA的DSP開發(fā)技術(shù)，并提供了一些典型的實驗。
標簽： SOPC 技術(shù)基礎(chǔ) 教程
上傳時間： 2013-11-23
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Verilog基本電路設(shè)計指導(dǎo)書
標簽： Verilog 基本電路 設(shè)計指導(dǎo)
上傳時間： 2013-11-21
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
上傳時間： 2015-01-01
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Genesis新手上路的培訓(xùn)計劃和操作流程。
上傳時間： 2013-11-23
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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Protel99文件中導(dǎo)出坐標數(shù)據(jù)的操作流程
標簽： Protel 99 數(shù)據(jù) 流程
上傳時間： 2013-10-20
上傳用戶：fanxiaoqie
《Altera FPGA工程師成長手冊》以altera公司的fpga為例，由淺入深，全面、系統(tǒng)地詳細講述了基于可編程邏輯技術(shù)的設(shè)計方法。《Altera FPGA工程師成長手冊》講解時穿插了大量典型實例，便于讀者理解和演練。另外，為了幫助讀者更好地學(xué)習(xí)，《Altera FPGA工程師成長手冊》提供了配套語音教學(xué)視頻，這些視頻和《Altera FPGA工程師成長手冊》源代碼一起收錄于《Altera FPGA工程師成長手冊》配書光盤中。 《Altera FPGA工程師成長手冊》涉及面廣，從基本的軟件使用到一般電路設(shè)計，再到nios ⅱ軟核處理器的設(shè)計，幾乎涉及fpga開發(fā)設(shè)計的所有知識。具體內(nèi)容包括：eda開發(fā)概述、altera quartus ii開發(fā)流程、altera quartus ii開發(fā)向?qū)Аhdl語言、基本邏輯電路設(shè)計、宏模塊、lpm函數(shù)應(yīng)用、基于fpga的dsp開發(fā)設(shè)計、sopc系統(tǒng)構(gòu)架、soc系統(tǒng)硬件開發(fā)、sopc系統(tǒng)軟件開發(fā)、nios ii常用外設(shè)、logiclock優(yōu)化技術(shù)等。
上傳時間： 2015-01-01
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