回波抵消器在免提電話、無線產品、IP電話、ATM語音服務和電話會議等系統(tǒng)中，都有著重要的應用。在不同應用場合對回波抵消器的要求并不完全相同，本文主要研究應用于電話系統(tǒng)中的電回波抵消器。電回波是由于語音信號在電話網中傳輸時由于阻抗不匹配而產生的。 傳統(tǒng)回波抵消器主要是基于通用DSP處理器實現(xiàn)的，這種回波抵消器在系統(tǒng)實時性要求不高的場合能很好的滿足回波抵消的性能要求，但是在實時性要求較高的場合，其處理速度等性能方面已經不能滿足系統(tǒng)高速、實時的需要。現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上訴方案的諸多不足。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，且其靈活的可配置特性使得FPGA構成的DSP系統(tǒng)非常易于修改、測試和硬件升級。 本文研究目標是如何在FPGA芯片上實現(xiàn)回波抵消器，完成的主要工作有： (1)深入研究了回波抵消器各模塊算法，包括自適應濾波算法、遠端檢測算法、雙講檢測算法、NLP算法、舒適噪聲產生算法，并實現(xiàn)了這些算法的C程序。 (2)深入研究了回波抵消器基于FPGA的設計流程與實現(xiàn)方法，并利用硬件描述語言Verilog HDL實現(xiàn)了各部分算法。 (3)在OuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗證。并在FPGA硬件平臺上實現(xiàn)了該系統(tǒng)。 (4)根據(jù)ITU-T G．168的標準和建議，對設計進行了大量的主、客測試，各項測試結果均達到或優(yōu)于G．168的要求。
上傳時間： 2013-06-23
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在工業(yè)控制領域，多種現(xiàn)場總線標準共存的局面從客觀上促進了工業(yè)以太網技術的迅速發(fā)展，國際上已經出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網協(xié)議。將傳統(tǒng)的商用以太網應用于工業(yè)控制系統(tǒng)的現(xiàn)場設備層的最大障礙是以太網的非實時性，而實現(xiàn)現(xiàn)場設備間的高精度時鐘同步是保證以太網高實時性的前提和基礎。 IEEE 1588定義了一個能夠在測量和控制系統(tǒng)中實現(xiàn)高精度時鐘同步的協(xié)議——精確時間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網絡通訊、局部計算和分布式對象等多項技術，適用于所有通過支持多播的局域網進行通訊的分布式系統(tǒng)，特別適合于以太網，但不局限于以太網。PTP協(xié)議能夠使異質系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時鐘同步起來，占用最少的網絡和局部計算資源，在最好情況下能達到系統(tǒng)級的亞微級的同步精度。 基于PC機軟件的時鐘同步方法，如NTP協(xié)議，由于其實現(xiàn)機理的限制，其同步精度最好只能達到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統(tǒng)的驅動層，其同步精度能夠達到微秒級。現(xiàn)場設備間微秒級的同步精度雖然已經能滿足大多數(shù)工業(yè)控制系統(tǒng)對設備時鐘同步的要求，但是對于運動控制等需求高精度定時的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統(tǒng)中斷響應延遲時間不一致、晶振頻率漂移等因素，很難達到亞微秒級的同步精度。 本文設計并實現(xiàn)了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協(xié)議，以Ethernet作為底層通訊網絡，以嵌入式軟件形式實現(xiàn)TCP/IP通訊，以數(shù)字電路形式實現(xiàn)時鐘同步模塊。這種方法充分利用了FPGA的特點，通過準確捕獲報文時間戳和動態(tài)補償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實現(xiàn)了更高精度的時鐘同步，并通過實驗驗證了在以集線器互連的10Mbps以太網上能夠達到亞微秒級的同步精度。
上傳時間： 2013-07-28
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基于FPGA的靜止圖像壓縮系統(tǒng)的研究-JPEG編碼器的設計電力電子與電力傳動數(shù)字圖像在人們生活中的應用越來越廣泛，由于原始圖像數(shù)據(jù)量比較大，因此數(shù)字圖像壓縮技術逐漸成為圖像應用的一個核心環(huán)節(jié)。在數(shù)字圖像壓縮領域，國際標準化組織于1992年推出的JPEG標準應用最為廣泛。 本文基于FPGA設計了JPEG圖像壓縮系統(tǒng)，通過改進算法，優(yōu)化結構，在合理的利用硬件資源的條件下，有效的挖掘出算法內部的并行性。改進了DCT變換算法，設計了并行查找表結構的乘法器，采用了流水線優(yōu)化算法來解決時間并行性問題，提高了DCT模塊的運算速度。依據(jù)Huffman編碼表的規(guī)律性，采用并行查找表結構，用較少的存儲單元完成了Huffman編碼運算，同時提高了編碼速度。整個設計通過EDA軟件進行了邏輯綜合及功能與時序仿真。綜合和仿真結果表明，本文提出的算法在速度和資源利用方面均達到了較好的狀態(tài)，可滿足實時JPEG圖像壓縮的要求。 設計了一個硬件開發(fā)平臺，對JPEG圖像壓縮系統(tǒng)進行了驗證。硬件平臺上使用ADV7181B來實現(xiàn)AD轉換；使用TI公司TMS320C6416型DSP芯片實現(xiàn)了系統(tǒng)配置以及通過PCI接口與上位機PC的實現(xiàn)數(shù)據(jù)交換；使用Microsoft VC++6．0開發(fā)平臺開發(fā)了系統(tǒng)控制軟件平臺，實現(xiàn)對整個壓縮系統(tǒng)的控制。
標簽： FPGA 圖像壓縮系統(tǒng)
上傳時間： 2013-05-24
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密集型的矩陣運算在信號處理和圖像處理中被廣泛應用，而且往往需要系統(tǒng)進行實時運算，這就需要系統(tǒng)具有很高的吞吐率。因此尋找矩陣運算的高速實現(xiàn)方法是很有意義的。FPGA的運算速度快并且可以并行運算，和其它矩陣運算的實現(xiàn)方式相比，F(xiàn)PGA有其獨特的優(yōu)勢。本文主要設計并實現(xiàn)了基于FPGA的各種矩陣運算模塊。 本文首先介紹了矩陣運算的特點和原理，接著討論了FPGA浮點運算單元的VHDL設計方法，在此基礎上，設計了矩陣相乘累加、三角矩陣求逆和一般矩陣分解求逆的運算模塊，給出矩陣階數(shù)擴大時各種矩陣運算的分塊實現(xiàn)方法。然后在ModelSim環(huán)境下仿真了一般矩陣的求逆模塊，與Maflab仿真結果比較，分析了運算精度、時間復雜度和資源占用情況，在Virtex-4系列FPGA硬件平臺上進行了調試和測試，并通過USB接口將矩陣運算結果送入PC機，驗證了基于FPGA矩陣運算的正確性和可行性。最后對矩陣求逆模塊在雷達信號中的應用作了簡單介紹。
上傳時間： 2013-07-20
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在數(shù)字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結構；而概率譯碼不僅基于碼的代數(shù)結構，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設計方法和設計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據(jù)仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統(tǒng)的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
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隨著信號處理技術的進步和電子技術的發(fā)展，雷達信號偵察接收機逐漸從模擬體制向數(shù)字體制轉變。軟件無線電概念的提出，促使雷達偵察接收機朝大帶寬、全截獲方向發(fā)展，現(xiàn)有的串行信號處理體制已經很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn)，為實現(xiàn)寬帶雷達信號偵察數(shù)字接收機提供了硬件支持。 本文結合FPGA芯片特點，在前人研究基礎上，從算法和硬件實現(xiàn)兩方面，對雷達信號偵察數(shù)字接收機若干關鍵技術進行了研究和創(chuàng)新，主要研究內容包括以下幾個方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設計聯(lián)合仿真技術。這種聯(lián)合仿真技術，大大提高了基于FPGA的雷達信號偵察數(shù)字接收機的設計效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法，并將該算法在FPGA中進行了硬件實現(xiàn)，設計可對600MHz帶寬內的輸入信號進行實時正交變換。 3)提出了一種全并行結構FFT的FPGA實現(xiàn)方案，并將其在FPGA芯片中進行了硬件實現(xiàn)，設計能夠在一個時鐘周期內完成32點并行FFT運算，滿足了數(shù)字信道化接收機對數(shù)據(jù)處理速度的要求。 4)提出了一種自相關信號檢測FPGA實現(xiàn)方案，通過改變FIFO長度改變自相關運算點數(shù)，實現(xiàn)了弱信號檢測。提出通過二次門限處理來消除檢測脈沖中的毛刺和凹陷，降低了虛警概率，提高了檢測結果的可靠性。 5)在單通道自相關信號檢測算法基礎上，提出采用三路并行檢測，每路采用不同的相關點數(shù)和檢測門限，再綜合考慮三路檢測結果，得到最終檢測結果。給出了算法FPGA實現(xiàn)過程，并對設計進行了聯(lián)合時序仿真，提高了檢測性能。 6)給出了一種利用FFT變換后的兩根最大譜線進行插值的快速高精度頻率估計方法，并將該算法在FPGA硬件中進行了實現(xiàn)。通過利用FFT運算后的實/虛部最大值進行插值，降低了硬件資源消耗、縮短了運算延遲。 7)結合4)、5)、6)中的研究成果，完成了對雷達脈沖信號到達時間、終止時間、脈沖寬度和脈沖頻率的估計，最終在一塊FPGA芯片內實現(xiàn)了一個精簡的雷達信號偵察數(shù)字接收機，并在微波暗室中進行了測試。
標簽： FPGA 雷達信號 數(shù)字接收機
上傳時間： 2013-06-13
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汽車工業(yè)在國民經濟增長中發(fā)揮著越來越重要的作用。近幾年，雖然我國的汽車工業(yè)已經得到了飛速的發(fā)展，但汽車ECU(Electronic Control Unit)的設計制造一直無法實現(xiàn)國產化，嚴重制約了汽車工業(yè)的發(fā)展。針對這個現(xiàn)狀，本課題對于ECU的設計進行了初步研究。首次嘗試了基于SOPC技術的ECU系統(tǒng)設計，并利用dSPACE實時仿真發(fā)動機，完成了ECU的硬件在回路仿真，對控制效果進行了測試和分析。 目前，市場上的ECU系統(tǒng)都是基于專用單片機的。本文首先對現(xiàn)有的汽車發(fā)動機控制器結構進行了分析比較，總結出ECU的主要組成部件；而后通過各類方案的對比，確定了本課題采用基于FPGA的嵌入NIOS Ⅱ軟核的SOPC技術方案。 之后，進行了汽車發(fā)動機模型搭建和控制算法的設計。發(fā)動機模型以Hendricks提出的均值模型為基礎，參考mathworks公司的發(fā)動機建模方案進行設計。并在該模型基礎上，參考Fekete提出的針對多缸發(fā)動機的基于模型的空燃比控制策略和mathworks發(fā)動機控制方案，建立了以控制空燃比為核心的發(fā)動機噴油控制算法。并通過simulink的仿真，驗證了模型和算法的合理有效性。 基于系統(tǒng)設計總體方案，完成了ECU硬件電路設計，并在該系統(tǒng)中完成了上述算法的移植和優(yōu)化。最后，利用dSPACE實時仿真發(fā)動機，進行ECU的硬件在回路仿真，對本文設計的ECU系統(tǒng)進行了測試。證實了該ECU方案在空燃比控制方面取得了較好的效果。 本論文以大量的圖示形式介紹了發(fā)動機模型和系統(tǒng)軟硬件設計，使得系統(tǒng)結構和軟件流程等一目了然，淺顯易懂。同時論文中采用的基于SOPC技術的ECU設計具有一定創(chuàng)新性，對于其他ECU系統(tǒng)的開發(fā)和設計具有一定指導意義。
上傳時間： 2013-07-11
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雷達即無線電探測和測距。雷達裝在船上用于航行避讓、船舶定位和引航的稱為船用導航雷達。船用導航雷達是測定本船位置和預防沖撞事故所不可缺少的系統(tǒng)。它能夠準確捕獲其它船只、陸地、航線標志等物標信息，并將其顯示在顯示屏上。 本文圍繞船用導航雷達展開了研究，研究內容分為以下幾個部分： 首先介紹了雷達的概念、基本原理和主要應用，而且詳細敘述了船用導航雷達的發(fā)展和工作原理及特性。 然后根據(jù)雷達的基本原理和船用導航雷達的特點，設計了基于FPGA、ARM、DSP的船用導航雷達系統(tǒng)，并采用了DDR SDRAM存儲器。ARM、DSP和FPGA是當今主流的高速數(shù)字信號處理芯片，滿足了船用導航雷達系統(tǒng)的要求。 最后根據(jù)VGA顯示器的原理和雷達圖像的疊加原理，實現(xiàn)了基于FPGA的VGA雷達圖像疊加顯示，并得到了所需的雷達圖像。從結果可以看出，本系統(tǒng)的設計是符合要求的。
標簽： FPGA 嵌入式 導航雷達 顯示系統(tǒng)
上傳時間： 2013-07-20
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基于OpenCV的三維重建論文，對于想學習OpenCV，并想進行三維重建開發(fā)的朋友有用
標簽： OpenCV 三維重建 實現(xiàn)方案
上傳時間： 2013-07-11
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軟件無線電(SDR)
上傳時間： 2013-06-13
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