在嵌入式系統(tǒng)的開發(fā)過程中，仿真器是一個(gè)必不可少的開發(fā)工具。特別是對(duì)于初級(jí)嵌入式系統(tǒng)開發(fā)工程師，借助一個(gè)功能強(qiáng)大的仿真器進(jìn)行開發(fā)工作，可以達(dá)到事半功倍的效果。一個(gè)嵌入式仿真、調(diào)試系統(tǒng)支持單步執(zhí)行、設(shè)置斷點(diǎn)、觀察變量內(nèi)容及寄存器內(nèi)容等功能。開發(fā)人員可以通過各類調(diào)試功能觀察變量和寄存器的變化，從而可以很清楚的了解整個(gè)程序運(yùn)行的狀況，及時(shí)的調(diào)整和修改程序，并不需要反復(fù)的向芯片燒寫程序，就可以完成對(duì)于程序的調(diào)試工作。 @@ 本文在分析了目前市場上常用仿真器的設(shè)計(jì)原理的基礎(chǔ)上，提出了以三星公司的S3C44BO ARM7處理器為主CPU，通過以太網(wǎng)接口進(jìn)行數(shù)據(jù)傳輸?shù)腁RMJTAT仿真器的設(shè)計(jì)方案。利用這種仿真器進(jìn)行程序調(diào)試，不僅可以大幅度的提高下載速度，還可以實(shí)現(xiàn)仿真器資源的共享，而且調(diào)試時(shí)程序是在目標(biāo)板上運(yùn)行，仿真更接近于目標(biāo)硬件。 @@ 文中首先對(duì)于傳統(tǒng)仿真器的設(shè)計(jì)原理、作用、存在的問題進(jìn)行了研究，然后提出了基于S3C44BO的以太網(wǎng)接口的ARM-JTAG仿真器的設(shè)計(jì)。該仿真器的設(shè)計(jì)主要分為以下幾步：第一，提出總體設(shè)計(jì)方案，包括硬件的設(shè)計(jì)及軟件的設(shè)計(jì)。第二，詳細(xì)介紹該仿真器的硬件結(jié)構(gòu)設(shè)計(jì)和程序開發(fā)過程，其中特別對(duì)以太網(wǎng)接口的設(shè)計(jì)進(jìn)行了研究。第三，總結(jié)了該仿真器的功能、特點(diǎn)。 @@關(guān)鍵詞：仿真器；S3C44BO；以太網(wǎng)接口；JTAG；LwIP
標(biāo)簽： ARMJTAG 以太網(wǎng)接口 仿真器
上傳時(shí)間： 2013-06-16
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指令集仿真器是目前嵌入式系統(tǒng)研究中一個(gè)極其重要的領(lǐng)域，一個(gè)靈活高效且準(zhǔn)確度高的仿真器不僅可以實(shí)現(xiàn)對(duì)嵌入式系統(tǒng)硬件環(huán)境的仿真，而且是現(xiàn)代微處理器結(jié)構(gòu)設(shè)計(jì)過程中性能評(píng)估的重要工具. 仿真器的性能已經(jīng)成為影響整個(gè)設(shè)計(jì)效率的重要因素，在現(xiàn)有的指令集仿真技術(shù)中，編譯型仿真技術(shù)雖然可以獲得高的仿真速度，但其對(duì)應(yīng)用的假設(shè)過于嚴(yán)格，限制了其在商業(yè)領(lǐng)域中的應(yīng)用；解釋型仿真器雖被普遍使用，但其缺點(diǎn)也很明顯，由于模擬過程中需要耗費(fèi)大量時(shí)間用于指令譯碼，解釋型模擬器速度往往很有限，使用性能較低。由此可見，如何減少仿真過程中的指令譯碼時(shí)間，是提高仿真器的性能的關(guān)鍵。 本文旨在提出一個(gè)指令集仿真器的原型，重點(diǎn)解決指令解碼過程中的速度瓶頸，在其基礎(chǔ)可以進(jìn)行擴(kuò)充和改進(jìn)，以適應(yīng)不同硬件平臺(tái)的需要。文章首先從ARM指令集的指令功能和編碼格式入手，通過分析和比較找出了一般常用指令的編碼和實(shí)現(xiàn)規(guī)律，并在此基礎(chǔ)上進(jìn)行了高級(jí)語言的描述，其后提出了改進(jìn)版解釋型指令集仿真器的設(shè)計(jì)方案，包括為提高仿真器性能，減少譯碼時(shí)間，創(chuàng)新性的在流程設(shè)計(jì)中加入了預(yù)解碼的步驟，同時(shí)用自己設(shè)計(jì)的壓縮算法解決了因預(yù)解碼產(chǎn)生大量譯碼信息而帶來的內(nèi)存過度消耗難題。接下來，描述了仿真器的實(shí)現(xiàn)，包括指令的取指、譯碼、執(zhí)行等基本功能，并著重描述了如何通過劃分存儲(chǔ)域和存儲(chǔ)塊的方式模擬真實(shí)存儲(chǔ)器的讀寫訪問實(shí)現(xiàn)。 另外，需要特別指出的是，針對(duì)仿真器中普遍存在的調(diào)試難問題，本文從一線程序開發(fā)人員的角度，在調(diào)試模塊的設(shè)計(jì)中除了斷點(diǎn)設(shè)置、程序暫停、恢復(fù)等基本功能外，還添加了各類監(jiān)視設(shè)備和程序跟蹤的功能，以期能提高本仿真器的實(shí)用性。 在文章的結(jié)尾，提出了仿真器的驗(yàn)證方案，并按照該方案對(duì)仿真器進(jìn)行了功能和性能上的驗(yàn)證，最后對(duì)進(jìn)一步的工作進(jìn)行了展望。
上傳時(shí)間： 2013-08-02
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隨著科學(xué)技術(shù)的飛速發(fā)展，各科學(xué)領(lǐng)域?qū)y試技術(shù)提出了越來越高的要求。調(diào)速器試驗(yàn)臺(tái)是調(diào)試、校驗(yàn)調(diào)速器性能的一種試驗(yàn)工具，是船舶修造廠、尤其調(diào)速器修造專業(yè)廠必須具有的試驗(yàn)設(shè)備。基于ARM嵌入式平臺(tái)和uC/OS-II實(shí)時(shí)操作系統(tǒng)的嵌入式控制調(diào)速器試驗(yàn)臺(tái)是基于國內(nèi)外調(diào)速器測試技術(shù)的發(fā)展趨勢和工作的實(shí)際要求。本調(diào)速試驗(yàn)臺(tái)充分利用了嵌入式單片機(jī)技術(shù)和傳感器技術(shù)，通過采用多種傳感器采集系統(tǒng)所需要的數(shù)據(jù)，例如直流電機(jī)的轉(zhuǎn)速、調(diào)速器的齒條位移等等，經(jīng)過單片機(jī)系統(tǒng)處理并輸出結(jié)果來實(shí)現(xiàn)調(diào)速器試驗(yàn)臺(tái)的功能，并運(yùn)用新型的全彩液晶顯示屏將各種試驗(yàn)數(shù)據(jù)顯示出來。 本文主要是針對(duì)調(diào)速試驗(yàn)臺(tái)控制系統(tǒng)的研究，在分析了嵌入式軟硬件可實(shí)現(xiàn)模塊化設(shè)計(jì)的基礎(chǔ)上，借鑒了“開發(fā)平臺(tái)”的設(shè)計(jì)思想，首先，在ARM嵌入式最小系統(tǒng)的基礎(chǔ)上架構(gòu)通用的硬件平臺(tái)，對(duì)測控平臺(tái)的硬件結(jié)構(gòu)進(jìn)行設(shè)計(jì)，特別是對(duì)于關(guān)鍵的接口電路進(jìn)行了比較深入的研究，針對(duì)不同的應(yīng)用，集成了多種接口電路。其次，在實(shí)現(xiàn)嵌入式實(shí)時(shí)多任務(wù)操作系統(tǒng)uC/OS-II在ARM上可移植的基礎(chǔ)上，架構(gòu)了通用的軟件平臺(tái)，對(duì)接口電路驅(qū)動(dòng)程序進(jìn)行模塊化設(shè)計(jì)。最后，研究了基于參數(shù)實(shí)時(shí)可變型的一種新型的PID控制算法，并將此PID算法作為調(diào)速試驗(yàn)臺(tái)的控制算法。 通過對(duì)本系統(tǒng)的研究開發(fā)，提高了調(diào)速器試驗(yàn)臺(tái)的測試精度，也使性能更加穩(wěn)定可靠，實(shí)現(xiàn)了整個(gè)測試過程的自動(dòng)化，從而減輕了試驗(yàn)人員的勞動(dòng)強(qiáng)度，提高了工作效率，降低了試驗(yàn)成本，也同時(shí)消除了安全隱患，因此對(duì)本課題的研究具有較大的現(xiàn)實(shí)意義。
標(biāo)簽： ARM COS 調(diào)速器 試驗(yàn)臺(tái)
上傳時(shí)間： 2013-07-20
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本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺(tái)對(duì)Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對(duì)于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計(jì)。通過對(duì)譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時(shí)間： 2013-04-24
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軟開關(guān)技術(shù)是電力電子裝置向高頻化、高功率密度化發(fā)展的關(guān)鍵技術(shù)，已成為現(xiàn)代電力電子技術(shù)研究的熱點(diǎn)之一。微處理器的出現(xiàn)促進(jìn)了電力電子變換器的控制技術(shù)從傳統(tǒng)的模擬控制轉(zhuǎn)向數(shù)字控制，數(shù)字控制技術(shù)可使控制電路大為簡化，并能提高系統(tǒng)的抗干擾能力、控制靈活性、通用性以及智能化程度。本文提出了一種利用耦合輸出電感的新型次級(jí)箝位ZVZCS PWM DC/DC變換器，其反饋控制采用數(shù)字化方式。 論文分析了該新型變換器的工作原理，推導(dǎo)了變換器各種狀態(tài)時(shí)的參數(shù)計(jì)算方程；設(shè)計(jì)了以ARW芯片LPC2210為核心的數(shù)字化反饋控制系統(tǒng)，通過軟件設(shè)計(jì)實(shí)現(xiàn)了PWM移相控制信號(hào)的輸出；運(yùn)用Pspice9.2軟件成功地對(duì)變換器進(jìn)行了仿真，分析了各參數(shù)對(duì)變換器性能的影響，并得出了變換器的優(yōu)化設(shè)計(jì)參數(shù)；最后研制出基于該新型拓?fù)浜蛿?shù)字化控制策略的1千瓦移相控制零電壓零電流軟開關(guān)電源，給出了其主電路、控制電路、驅(qū)動(dòng)電路、保護(hù)電路及高頻變壓器等的設(shè)計(jì)過程，并在實(shí)驗(yàn)樣機(jī)上測量出了實(shí)際運(yùn)行時(shí)的波形。 理論分析與實(shí)驗(yàn)結(jié)果表明：該變換器拓?fù)淠軐?shí)現(xiàn)超前橋臂的零電壓開關(guān)，滯后橋臂的零電流開關(guān)；采用ARM微控制器進(jìn)行數(shù)字控制，較傳統(tǒng)的純模擬控制實(shí)時(shí)反應(yīng)速度更快、電源穩(wěn)壓性能更好、外圍電路更簡單、設(shè)計(jì)更靈活等，為實(shí)現(xiàn)智能化數(shù)字電源創(chuàng)造了基礎(chǔ)，具有廣泛的應(yīng)用前景和巨大的經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-08-03
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LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動(dòng)，成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個(gè)通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時(shí)序控制復(fù)雜，如何實(shí)現(xiàn)LDPC碼譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對(duì)譯碼算法選擇、譯碼數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點(diǎn)分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對(duì)四種譯碼算法的糾錯(cuò)性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實(shí)現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對(duì)譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個(gè)參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實(shí)現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對(duì)譯碼器進(jìn)行了功能驗(yàn)證和時(shí)序驗(yàn)證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-04-24
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標(biāo)準(zhǔn)化組織/國際電工委員會(huì))聯(lián)合推出的活動(dòng)圖像編碼標(biāo)準(zhǔn)。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會(huì)議、視頻存儲(chǔ)等諸多領(lǐng)域得到廣泛的應(yīng)用。基于上下文的自適應(yīng)二進(jìn)制算術(shù)編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個(gè)熵編碼方案之一，相對(duì)于另一熵編碼方案-CAVLC(基于上下文的自適應(yīng)可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質(zhì)量下要比CAVLC提高10％～15％的壓縮率。CABAC能實(shí)現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實(shí)現(xiàn)的復(fù)雜性為代價(jià)的。在已有的硬件實(shí)現(xiàn)方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實(shí)現(xiàn)流程，并在仔細(xì)分析了H.264/AVC碼流結(jié)構(gòu)的基礎(chǔ)上，總結(jié)出了影響CABAC解碼效率的各個(gè)環(huán)節(jié)，并以此為出發(fā)點(diǎn)，對(duì)CABAC解碼所需中的各個(gè)功能模塊進(jìn)行了優(yōu)化設(shè)計(jì)，設(shè)計(jì)出一種新的CABAC解碼器結(jié)構(gòu)，相對(duì)于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對(duì)影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲(chǔ)部件影響解碼速率，提出了新的存儲(chǔ)組織方式，并根據(jù)CABAC的碼流結(jié)構(gòu)特性，采用4個(gè)子解碼器級(jí)聯(lián)的方式來進(jìn)一步提高解碼速率。 最后，用Verilog語言對(duì)所設(shè)計(jì)的CABAC解碼器進(jìn)行了描述，用EDA軟件對(duì)其進(jìn)行了仿真，并在FPGA上驗(yàn)證了其功能，結(jié)果顯示，該CABAC解碼器結(jié)構(gòu)顯著提高了解碼效率，能夠滿足高檔次實(shí)時(shí)通訊的要求。
上傳時(shí)間： 2013-07-03
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糾錯(cuò)碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯(cuò)碼，在線性分組碼中，它具有最強(qiáng)的糾錯(cuò)能力，既能糾正隨機(jī)錯(cuò)誤，也能糾正突發(fā)錯(cuò)誤，在深空通信、移動(dòng)通信、磁盤陣列、光存儲(chǔ)及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲(chǔ)媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛，在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進(jìn)行糾錯(cuò)，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時(shí)修改設(shè)計(jì)等不可替代的優(yōu)點(diǎn)，在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計(jì)的靈活性，可靠性，同時(shí)提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點(diǎn)使其得到越來越廣泛的應(yīng)用，F(xiàn)PGA設(shè)計(jì)技術(shù)也被越來越多的設(shè)計(jì)人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實(shí)現(xiàn)方案，詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實(shí)現(xiàn)，針對(duì)ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯(cuò)RS譯碼器實(shí)現(xiàn)方案，在譯碼器復(fù)雜度和延時(shí)上作了折衷，降低了譯碼器的復(fù)雜度并提高了最高工作頻率，利用有限域乘法器的特性對(duì)編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率，節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計(jì)并成功實(shí)現(xiàn)了RS(208，192)編譯碼器。
上傳時(shí)間： 2013-07-20
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在傳統(tǒng)的電力電子電路中，DC/DC變換器通常采用模擬電路實(shí)現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比，有著顯著的優(yōu)點(diǎn)，數(shù)字控制可以實(shí)現(xiàn)復(fù)雜的控制策略，同時(shí)大大提高系統(tǒng)的可靠性和靈活性，并易于實(shí)現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動(dòng)領(lǐng)域，DC/DC變換器由于其開關(guān)頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發(fā)生等大多采用專用控制芯片實(shí)現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點(diǎn)，近年來在數(shù)字控制領(lǐng)域受到越來越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計(jì)及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發(fā)板實(shí)現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手，根據(jù)它的物理特性，研究了該變換器的狀態(tài)空間平均模型和小信號(hào)分析。為了獲得高性能的開關(guān)電源，提出并分析了混雜模型設(shè)計(jì)方案，然后進(jìn)行了控制器設(shè)計(jì)。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進(jìn)行仿真研究。浮點(diǎn)仿真的運(yùn)算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點(diǎn)仿真方法，得到了滿意的仿真結(jié)果。論文還著重論述了開關(guān)電源的數(shù)字控制器部分，數(shù)字控制器一般由三個(gè)主要功能模塊組成：模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation：DPWM)和數(shù)字補(bǔ)償器。文中重點(diǎn)研究了DPWM和數(shù)字補(bǔ)償器，闡述了目前高頻數(shù)字控制變換器中存在的主要問題，特別是高頻狀態(tài)下DPWM分辨率較低，影響控制精度，甚至引起極限環(huán)(Limit Cycling)現(xiàn)象，對(duì)DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統(tǒng)硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設(shè)計(jì)了兩種數(shù)字補(bǔ)償器，并進(jìn)行了分析比較，選擇了合適的補(bǔ)償算法，達(dá)到了改善系統(tǒng)性能的目的。 設(shè)計(jì)完成后，作者使用ISE 9.1i軟件進(jìn)行了FPGA實(shí)現(xiàn)的前、后仿真，驗(yàn)證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計(jì)，采用32MHz的硬件晶振實(shí)現(xiàn)了11-bit的DPWM分辨率，開關(guān)頻率達(dá)到1MHz，得到了滿意的系統(tǒng)性能，論文最后給出了仿真和實(shí)驗(yàn)結(jié)果。
標(biāo)簽： FPGA DCDC 高頻 數(shù)字
上傳時(shí)間： 2013-07-23
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交流電源供電方式正在由集中式向分布式、全功能式發(fā)展，而實(shí)現(xiàn)分布式電源的核心就是模塊的并聯(lián)技術(shù)。多臺(tái)逆變器并聯(lián)可以實(shí)現(xiàn)大容量供電和冗余供電，可大大提高系統(tǒng)的靈活性，使電源系統(tǒng)的體積重量大為降低，同時(shí)其主開關(guān)器件的電流應(yīng)力也可大大減少，從根本上提高了可靠性、降低成本和提高功率密度。本文主要研究逆變器并聯(lián)技術(shù)。 本文首先對(duì)電壓、電流雙閉環(huán)逆變器控制系統(tǒng)進(jìn)行了研究。通過對(duì)傳遞函數(shù)的分析，得到了基于等效輸出阻抗的雙閉環(huán)控制的逆變器并聯(lián)系統(tǒng)模型。在分析逆變器模型的基礎(chǔ)上設(shè)計(jì)了各控制器參數(shù)，并通過MATLAB仿真進(jìn)行了驗(yàn)證。根據(jù)上述模型，分析了逆變器并聯(lián)的環(huán)流特性，以及基于有功和無功功率的并聯(lián)控制方案。 隨著電子技術(shù)的不斷發(fā)展，F(xiàn)PGA技術(shù)正在越來越多地用于工程實(shí)踐中。本文在研究SPWM控制技術(shù)的基礎(chǔ)上，應(yīng)用FPGA芯片EP1C12Q240C8實(shí)現(xiàn)了SPWM數(shù)字控制器，用于多模塊逆變器并聯(lián)控制系統(tǒng)。文中給出了仿真結(jié)果和芯片的測試結(jié)果。 基于FPGA的三相逆變器并聯(lián)數(shù)字控制器的研究具有現(xiàn)實(shí)意義，設(shè)計(jì)具有創(chuàng)新性。仿真和芯片的初步測試結(jié)果表明：本文設(shè)計(jì)的基于FPGA的逆變器并聯(lián)數(shù)字控制器能夠滿足逆變器并聯(lián)系統(tǒng)的要求。
標(biāo)簽： FPGA 三相逆變器 并聯(lián) 技術(shù)研究
上傳時(shí)間： 2013-08-05
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