由于旋轉(zhuǎn)變壓器的高精度高可靠性等特點(diǎn)，廣泛的應(yīng)用于如航空、航天、船舶、兵器、雷達(dá)、通訊等領(lǐng)域。旋轉(zhuǎn)變壓器輸出模擬量交流信號(hào)，經(jīng)過(guò)數(shù)字處理轉(zhuǎn)換為數(shù)字角度信號(hào)才能進(jìn)入計(jì)算機(jī)或其他控制系統(tǒng)，而這種數(shù)字處理比較復(fù)雜，采用專(zhuān)用的旋轉(zhuǎn)變壓器解碼芯片想達(dá)到理想的精度通常需要較高的成本，限制了它在其他領(lǐng)域的應(yīng)用。傳統(tǒng)的角測(cè)量系統(tǒng)面臨的問(wèn)題有：體積、重量、功耗偏大，調(diào)試、誤差補(bǔ)償試驗(yàn)復(fù)雜，費(fèi)用較高。 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是近年來(lái)迅速發(fā)展起來(lái)的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計(jì)的規(guī)模和集成度不斷提高。同時(shí)也帶來(lái)了電子系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想的不斷推陳出新。 本文的目的是研究利用FPGA實(shí)現(xiàn)旋轉(zhuǎn)變壓器的硬件解碼算法，設(shè)計(jì)基于FPGA的旋轉(zhuǎn)變壓器解碼系統(tǒng)。 在本文所設(shè)計(jì)的系統(tǒng)中，通過(guò)FPGA芯片產(chǎn)生旋轉(zhuǎn)變壓器的激勵(lì)信號(hào)，再控制A/D轉(zhuǎn)換器對(duì)旋轉(zhuǎn)變壓器的模擬信號(hào)的數(shù)據(jù)進(jìn)行采樣和轉(zhuǎn)換，并對(duì)轉(zhuǎn)換完的數(shù)據(jù)進(jìn)行濾波處理，使用基于CORDIC算法流水線結(jié)構(gòu)設(shè)計(jì)的反正切函數(shù)模塊解算出偏轉(zhuǎn)角θ，最后通過(guò)串行口將解算的偏差角數(shù)據(jù)輸出。本文還分析了該系統(tǒng)誤差產(chǎn)生的原因和提高系統(tǒng)精度的方法。 實(shí)驗(yàn)結(jié)果表明，本文所設(shè)計(jì)的旋轉(zhuǎn)變壓器解碼器的硬件組成和軟件實(shí)現(xiàn)基本能夠較精確的完成上述的信號(hào)轉(zhuǎn)換和數(shù)據(jù)運(yùn)算。
標(biāo)簽： FPGA 旋轉(zhuǎn)變壓器 解碼 算法
上傳時(shí)間： 2013-05-23
上傳用戶(hù)：gdgzhym
遺傳算法是基于自然選擇的一種魯棒性很強(qiáng)的解決問(wèn)題方法。遺傳算法已經(jīng)成功地應(yīng)用于許多難優(yōu)化問(wèn)題，現(xiàn)已成為尋求滿(mǎn)意解的最佳工具之一。然而，較慢的運(yùn)行速度也制約了其在一些實(shí)時(shí)性要求較高場(chǎng)合的應(yīng)用。利用硬件實(shí)現(xiàn)遺傳算法能夠充分發(fā)揮硬件的并行性和流水線的特點(diǎn)，從而在很大程度上提高算法的運(yùn)行速度。 本文對(duì)遺傳算法進(jìn)行了理論介紹和分析，結(jié)合硬件自身的特點(diǎn)，選用了適合硬件化的遺傳算子，設(shè)計(jì)了標(biāo)準(zhǔn)遺傳算法硬件框架；為了進(jìn)一步利用硬件自身的并行特性，同時(shí)提高算法的綜合性能，本文還對(duì)現(xiàn)有的一些遺傳算法的并行模型進(jìn)行了研究，討論了其各自的優(yōu)缺點(diǎn)及研究現(xiàn)狀，并在此基礎(chǔ)上提出一種適合硬件實(shí)現(xiàn)的粗粒度并行遺傳算法。 我們構(gòu)建的基于FPGA構(gòu)架的標(biāo)準(zhǔn)遺傳算法硬件框架，包括初始化群體、適應(yīng)度計(jì)算、選擇、交叉、變異、群體存儲(chǔ)和控制等功能模塊。文中詳細(xì)分析了各模塊的功能和端口連接，并利用硬件描述語(yǔ)言編寫(xiě)源代碼實(shí)現(xiàn)各模塊功能。經(jīng)過(guò)功能仿真、綜合、布局布線、時(shí)序仿真和下載等一系列步驟，實(shí)現(xiàn)在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數(shù)的優(yōu)化問(wèn)題，給出了實(shí)驗(yàn)結(jié)果。這些硬件模塊可以被進(jìn)一步綜合映射到ASIC或做成IP核方便其他研究者調(diào)用。 最后，本文對(duì)硬件遺傳算法及其在函數(shù)優(yōu)化中的一些尚待解決的問(wèn)題進(jìn)行了討論，并對(duì)本課題未來(lái)的研究進(jìn)行了展望。
標(biāo)簽： FPGA 算法 硬件 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-07-22
上傳用戶(hù)：誰(shuí)偷了我的麥兜
隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，視頻圖像處理技術(shù)近年來(lái)得到極大的重視和長(zhǎng)足的發(fā)展，其應(yīng)用范圍主要包括數(shù)字廣播、消費(fèi)類(lèi)電子、視頻監(jiān)控、醫(yī)學(xué)成像及文檔影像處理等領(lǐng)域。當(dāng)前視頻圖像處理主要問(wèn)題是當(dāng)處理的數(shù)據(jù)量很大時(shí)，處理速度慢，執(zhí)行效率低。而且視頻算法的軟件和硬件仿真和驗(yàn)證的靈活性低。 本論文首先根據(jù)視頻信號(hào)的處理過(guò)程和典型視頻圖像處理系統(tǒng)的構(gòu)成提出了基于FPGA的視頻圖像處理系統(tǒng)總體框圖；其次選擇視頻轉(zhuǎn)換芯片SAA7113，完成視頻圖像采集模塊的設(shè)計(jì)，主要分三步完成：1)配置視頻轉(zhuǎn)換芯片的工作模式，完成視頻轉(zhuǎn)化芯片SAA7113的初始化：2)通過(guò)分析輸出數(shù)據(jù)流的格式標(biāo)準(zhǔn)，來(lái)識(shí)別奇偶場(chǎng)信號(hào)、場(chǎng)消隱信號(hào)和有效行數(shù)據(jù)的開(kāi)始和結(jié)束信號(hào)三種控制信號(hào)，并根據(jù)控制信號(hào)，用Verilog硬件描述語(yǔ)言編程實(shí)現(xiàn)圖像數(shù)據(jù)的采集；3)分析SRAM的讀寫(xiě)控制時(shí)序，采用兩塊SRAM完成圖像數(shù)據(jù)的存儲(chǔ)。然后編寫(xiě)軟件測(cè)試文件，在ISE Simulator仿真環(huán)境進(jìn)行程序測(cè)試與運(yùn)行，并分析仿真結(jié)果，驗(yàn)證了數(shù)據(jù)采集和存儲(chǔ)的正確性；最后，對(duì)常用視頻圖像算法的MATLAB仿真，選擇適當(dāng)?shù)乃阕樱捎霉ぞ進(jìn)ATLAB、System Generator for DSP和ISE，利用模塊構(gòu)建方式，搭建視頻算法平臺(tái)，實(shí)現(xiàn)圖像平滑濾波、銳化濾波算法，在Simulink中仿真并自動(dòng)生成硬件描述語(yǔ)言和網(wǎng)表，對(duì)資源的消耗做簡(jiǎn)要分析。 本論文的創(chuàng)新點(diǎn)是采用新的開(kāi)發(fā)環(huán)境System Generator for DSP實(shí)現(xiàn)視頻圖像算法。這種開(kāi)發(fā)視頻圖像算法的方式靈活性強(qiáng)、設(shè)計(jì)周期短、驗(yàn)證方便、是視頻圖像處理發(fā)展的必然趨勢(shì)。
標(biāo)簽： FPGA 視頻圖像 處理系統(tǒng)
上傳時(shí)間： 2013-07-28
上傳用戶(hù)：lingzhichao
正交頻分復(fù)用(OFDM，Orthogonal Frequency Division Multiplexing)技術(shù)作為一種可以有效對(duì)抗信號(hào)波形間干擾的高速傳輸技術(shù)，引起了廣泛關(guān)注。它利用許多并行的、傳輸?shù)退俾蕯?shù)據(jù)的子載波來(lái)實(shí)現(xiàn)高速率的通信。它的特點(diǎn)是各子載波相互正交，所以擴(kuò)頻調(diào)制后的頻譜可以相互重疊，不但減小了子載波問(wèn)的相互干擾，還大大提高了頻譜利用率。由于OFDM的高頻譜利用率、易于硬件實(shí)現(xiàn)、對(duì)抗頻率選擇性衰落和窄帶干擾的能力突出等優(yōu)點(diǎn)，它成為第四代移動(dòng)通信的首選技術(shù)，是當(dāng)前移動(dòng)通信技術(shù)研究的熱點(diǎn)問(wèn)題。 本文概括的介紹了OFDM系統(tǒng)的基本概念、基本工作原理和關(guān)鍵技術(shù)，重點(diǎn)討論了如何在FPGA上實(shí)現(xiàn)OFDM低中頻收發(fā)信機(jī)。基于這些理論知識(shí)，確定了OFDM低中頻收發(fā)信機(jī)系統(tǒng)實(shí)現(xiàn)方案，并選擇ALTERA公司的Cyclone
標(biāo)簽： FPGA OFDM 全數(shù)字 收發(fā)信機(jī)
上傳時(shí)間： 2013-06-29
上傳用戶(hù)：水瓶kmoon5
隨著計(jì)算機(jī)運(yùn)算速度的提高和計(jì)算機(jī)網(wǎng)絡(luò)的發(fā)展，基于離散對(duì)數(shù)問(wèn)題和大整數(shù)因子分解問(wèn)題的數(shù)字簽名算法越來(lái)越不能滿(mǎn)足信息安全的需要。為了滿(mǎn)足信息安全的要求，安全性依賴(lài)于橢圓曲線離散對(duì)數(shù)困難問(wèn)題(ECDLP)的橢圓曲線密碼體制是當(dāng)前密碼學(xué)界研究的熱點(diǎn)之一。現(xiàn)有的求解ECDLP的算法都是全指數(shù)時(shí)間復(fù)雜度的算法。由于專(zhuān)用集成電路具有速度快、性能好、安全性高等優(yōu)勢(shì)，使得采用專(zhuān)用集成電路來(lái)實(shí)現(xiàn)橢圓曲線密碼體制己成為主要趨勢(shì)。因此，本課題著眼于應(yīng)用，針對(duì)基于橢圓曲線數(shù)字簽名算法的FPGA實(shí)現(xiàn)進(jìn)行了較為深入的探討與研究。 本課題從實(shí)際應(yīng)用的需要出發(fā)，以初等數(shù)論、有限域理論、數(shù)字簽名技術(shù)和橢圓曲線理論為依據(jù)，確定了如下基于橢圓曲線數(shù)字簽名算法的硬件實(shí)現(xiàn)方案：首先，對(duì)實(shí)現(xiàn)基于橢圓曲線數(shù)字簽名算法所需的算法和技術(shù)進(jìn)行了剖析和系統(tǒng)設(shè)計(jì)。然后，按照層次化、模塊化的設(shè)計(jì)思想，在Xinlinx公司的ISE 7．1工具中，采用硬件描述語(yǔ)言VHDL作為設(shè)計(jì)輸入，對(duì)各運(yùn)算器和控制模塊進(jìn)行電路設(shè)計(jì)；采用Menter公司的ModelSim SE 6.2b工具對(duì)之進(jìn)行功能仿真，以保證底層設(shè)計(jì)的正確性。最后，在確保每個(gè)模塊的設(shè)計(jì)正確的前提下，完成電路的總體設(shè)計(jì)，再進(jìn)行總體設(shè)計(jì)的仿真與測(cè)試。 本課題對(duì)Schnorr數(shù)字簽名算法的改進(jìn)，實(shí)現(xiàn)了比未改進(jìn)前的Schnorr數(shù)字簽名算法平均節(jié)省三分之一的運(yùn)行時(shí)間。對(duì)基于橢圓曲線數(shù)字簽名算法的設(shè)計(jì)也獲得了良好的指標(biāo)：產(chǎn)生簽名只需要1ms多的時(shí)間，驗(yàn)證簽名也需要不到3ms。本課題的研究對(duì)實(shí)現(xiàn)電子交易安全方面有重要的作用，尤其是在密鑰分配、電子貨幣、電子證券、電子商務(wù)和電子政務(wù)等領(lǐng)域都有重要的應(yīng)用價(jià)值，其成果具有廣泛的應(yīng)用前景。
標(biāo)簽： 橢圓曲線 密碼體制 數(shù)字簽名算法
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：獨(dú)孤求源
在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門(mén)、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶(hù)提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶(hù)：LouieWu
QPSK調(diào)制具有頻譜利用率高、傳輸速率快、抗干擾性能強(qiáng)、頻譜特性好等突出特點(diǎn)，在移動(dòng)通信、衛(wèi)星通信中得到了廣泛應(yīng)用。因此，基于FPGA的全數(shù)字QPSK調(diào)制解調(diào)的研究具有重要的意義。本文介紹了QPSK調(diào)制解調(diào)技術(shù)的現(xiàn)狀，對(duì)QPS...
標(biāo)簽： QPSK FPGA 調(diào)制解調(diào)器
上傳時(shí)間： 2013-07-18
上傳用戶(hù)：580231
隨著數(shù)字信號(hào)處理技術(shù)和大規(guī)模集成電路的飛速發(fā)展以及軟件無(wú)線電技術(shù)的廣泛應(yīng)用，中頻全數(shù)字解調(diào)技術(shù)得到了進(jìn)一步的發(fā)展，在無(wú)線通信中得到了廣泛應(yīng)用。論文簡(jiǎn)要介紹了QPSK數(shù)字調(diào)制的基本原理，對(duì)QPSK中頻全數(shù)字解調(diào)器的...
標(biāo)簽： QPSK FPGA 中頻 全數(shù)字
上傳時(shí)間： 2013-05-30
上傳用戶(hù)：as275944189
本文針對(duì)應(yīng)用于軍用直升機(jī)上的Doppler/SINS組合導(dǎo)航系統(tǒng)對(duì)導(dǎo)航計(jì)算機(jī)高精度、高性能的要求，設(shè)計(jì)出一種基于DSP(TMS320C6713)和FPGA(Spartan-3E XC3S500E) 協(xié)同合作的機(jī)載導(dǎo)航計(jì)算機(jī)系統(tǒng)。在分析Doppler/SINS組合導(dǎo)航系統(tǒng)模型的特點(diǎn)和系統(tǒng)對(duì)導(dǎo)航計(jì)算機(jī)的需求后，提出了基于DSP和FPGA的機(jī)載導(dǎo)航計(jì)算機(jī)整體設(shè)計(jì)方案，該方案采用DSP負(fù)責(zé)導(dǎo)航解算，利用FPGA強(qiáng)大的內(nèi)部資源擴(kuò)展系統(tǒng)的通信接口，完成外圍通信模塊控制信號(hào)的整合。在導(dǎo)航計(jì)算機(jī)整體設(shè)計(jì)方案，包括硬件設(shè)計(jì)方案和軟件設(shè)計(jì)方案確立的基礎(chǔ)上，首先對(duì) DSP和FPGA芯片進(jìn)行選型，其次對(duì)實(shí)現(xiàn)各個(gè)功能模塊的關(guān)鍵技術(shù)進(jìn)行研究和開(kāi)發(fā)，包括基于FPGA的數(shù)據(jù)通信模塊、基于DSP的處理器模塊以及數(shù)據(jù)存儲(chǔ)模塊，開(kāi)發(fā)過(guò)程中做了大量的仿真和驗(yàn)證，最后對(duì)系統(tǒng)進(jìn)行綜合測(cè)試和聯(lián)調(diào)，并進(jìn)行了地面跑車(chē)實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果證明：系統(tǒng)能夠?qū)崟r(shí)采集IMU角速率和加速度、Doppler雷達(dá)的速度等信息，能夠?qū)MU、Doppler、GPS、航姿系統(tǒng)、高度表等信息進(jìn)行導(dǎo)航解算，生成當(dāng)前位置、姿態(tài)等導(dǎo)航數(shù)據(jù)，并能夠完成與機(jī)載電子設(shè)備間的數(shù)據(jù)通信與控制。多次的聯(lián)調(diào)和跑車(chē)實(shí)驗(yàn)結(jié)果證明，機(jī)載導(dǎo)航計(jì)算機(jī)達(dá)到了預(yù)期設(shè)計(jì)的目的，可以有效提高導(dǎo)航系統(tǒng)的運(yùn)算精度，實(shí)現(xiàn)了高性能、小體積、低成本的要求，系統(tǒng)具有較高的應(yīng)用價(jià)值。關(guān)鍵詞：Doppler/SINS組合導(dǎo)航，導(dǎo)航計(jì)算機(jī)，DSP,FPGA
標(biāo)簽： FPGA DSP 機(jī)載 導(dǎo)航計(jì)算機(jī)
上傳時(shí)間： 2013-07-25
上傳用戶(hù)：cc1915
隨著各種通信系統(tǒng)數(shù)量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調(diào)制技術(shù)不斷被應(yīng)用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡(luò)調(diào)制技術(shù)，具有較高的頻譜利用率和功率利用率，廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)和地面移動(dòng)通信系統(tǒng)。因此，對(duì)于OQPSK全數(shù)字解調(diào)技術(shù)的研究具有一定的理論價(jià)值。 本文以軟件無(wú)線電和全數(shù)字解調(diào)的相關(guān)理論為指導(dǎo)，成功設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的OQPSK全數(shù)字解調(diào)。論文介紹了OQPSK全數(shù)字接收解調(diào)原理和基于軟件無(wú)線電設(shè)計(jì)思想的全數(shù)字接收機(jī)的基本結(jié)構(gòu)，詳細(xì)闡述了當(dāng)今OQPSK數(shù)字解調(diào)中載波頻率同步、載波相位同步、時(shí)鐘同步和數(shù)據(jù)幀同步的一些常用算法，并選擇了相應(yīng)算法構(gòu)建了三種系統(tǒng)級(jí)的實(shí)現(xiàn)方案。通過(guò)MATLAB對(duì)解調(diào)方案的仿真和性能分析，確定了FPGA中的系統(tǒng)實(shí)現(xiàn)方案。在此基礎(chǔ)上，本文采用VerilogHDL硬件描述語(yǔ)言在Altera公司的Quartus II開(kāi)發(fā)平臺(tái)上設(shè)計(jì)了同步解調(diào)系統(tǒng)中的各個(gè)模塊，還對(duì)各模塊和整個(gè)系統(tǒng)在ModelSim中進(jìn)行了時(shí)序仿真驗(yàn)證，并對(duì)設(shè)計(jì)中出現(xiàn)的問(wèn)題進(jìn)行了修正。最后，經(jīng)過(guò)FPGA調(diào)試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實(shí)際測(cè)試，本文對(duì)系統(tǒng)方案進(jìn)行了最終的改進(jìn)與調(diào)整。 實(shí)際測(cè)試結(jié)果表明，本文的設(shè)計(jì)最終能夠達(dá)到了預(yù)期的指標(biāo)和要求。本課題設(shè)計(jì)經(jīng)過(guò)時(shí)序和資源優(yōu)化后還可以向ASIC和系統(tǒng)級(jí)SOC轉(zhuǎn)化，以進(jìn)一步縮小系統(tǒng)體積、降低成本和提高電路的可靠性，因此具有良好的實(shí)際應(yīng)用價(jià)值。
標(biāo)簽： OQPSK FPGA 全數(shù)字 解調(diào)
上傳時(shí)間： 2013-07-14
上傳用戶(hù)：aappkkee
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