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  資源簡介：FIFO電路Verilog實現(xiàn)

  標簽： Verilog FIFO 電路

  上傳時間： 2013-12-14

  上傳用戶：天誠24

• FIFO的Verilog實現(xiàn)免費下載

  資源簡介：FIFO的Verilog實現(xiàn)，內附testbench和文檔說明

  標簽： Verilog FIFO

  上傳時間： 2013-12-24

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  標簽： Verilog FIFO 存儲器

  上傳時間： 2016-08-25

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• 一個異步FIFO的Verilog實現(xiàn)論文免費下載

  資源簡介：一個異步FIFO的Verilog實現(xiàn)論文

  標簽： Verilog FIFO 論文

  上傳時間： 2014-01-27

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• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關系 　　9.1.2 流程圖的設計 　　9.1.3 系統(tǒng)功能描述 　　免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關系 　　9.1.2 流程圖的設計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標簽： Verilog-HDL 9.1 功能描述

  上傳時間： 2015-09-16

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• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設計的思路與流程 　　9.免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設計的思路與流程 　　9.2.3 LCD顯示單元的硬件實現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據的BCD碼化 　　9.2.5 task的使用...

  標簽： Verilog-HDL LCD 9.2 顯示單元

  上傳時間： 2014-06-23

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  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標簽： Verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

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• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設計與實現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設計與實現(xiàn) 　　9...

  標簽： Verilog-HDL 9.4 脈沖 頻率

  上傳時間： 2013-12-01

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• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設計與實現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標簽： Verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

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• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 　　9.6.3 改進型高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 　　...

  標簽： Verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

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  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制 　　9.7.1 步進電機驅動的邏輯符號 　　9.7.2 步進電機驅動的時序圖 　　9.7.3 步進電機驅動的邏輯框圖 　　9.7.4 計數(shù)模塊的設計與實現(xiàn) 　　9.7.5 譯碼模塊的設計與實現(xiàn) 　　9.7.6 步進電...

  標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路

  上傳時間： 2014-01-23

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  標簽： Verilog-HDL 漢字顯示 9.8 256

  上傳時間： 2013-12-31

  上傳用戶：l254587896

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  資源簡介：基于FPGA的異步FIFO的軟硬件實現(xiàn),通過Verilog編程實現(xiàn)后下載到FPGA芯片

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  上傳時間： 2015-10-19

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  上傳時間： 2016-05-20

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  上傳時間： 2013-12-27

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  標簽： Verilog FIFO HDL

  上傳時間： 2013-12-19

  上傳用戶：a3318966

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  資源簡介：歐幾里得算法求最大公約數(shù)電路的Verilog實現(xiàn)，消耗功率較低

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  上傳時間： 2014-11-22

  上傳用戶：as275944189

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  資源簡介：Arbiter.v Verilog實現(xiàn) 三路請求，使用循環(huán)策略的仲裁器 含有看門狗電路

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  上傳時間： 2013-12-10

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  資源簡介：Verilog實現(xiàn)，串轉并通過FIFO再并轉串，可以滿足輸入速率自由輸出的一半時，輸出仍可持續(xù)發(fā)送

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  上傳時間： 2015-08-13

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  標簽： Verilog 以太網接口

  上傳時間： 2013-07-13

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  標簽： FPGA 可重構 通訊 糾錯

  上傳時間： 2013-07-01

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• AGC Verilog實現(xiàn)免費下載

  資源簡介：Verilog實現(xiàn)一個AGC模塊，信號輸入位寬16位，通過統(tǒng)計64個輸入完成其功率的統(tǒng)計，然后根據功率大小對信號進行縮放。

  標簽： Verilog AGC

  上傳時間： 2013-06-09

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  標簽： Verilog SDRAM FPGA 控制器

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  資源簡介：用Verilog實現(xiàn)的串口收發(fā)數(shù)據程序，已經調試通過

  標簽： Verilog 串口 收發(fā) 數(shù)據

  上傳時間： 2013-08-21

  上傳用戶：lixinxiang

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  資源簡介：Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據通過引腳傳輸給單片機，單片機進行計算和顯示。

  標簽： Verilog DDS 正弦信號發(fā)生器 模塊

  上傳時間： 2013-08-28

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  資源簡介：用Verilog實現(xiàn)基于FPGA的通用分頻器

  標簽： Verilog FPGA 分頻器

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  標簽： Verilog 8255 芯片功能

  上傳時間： 2013-10-31

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  上傳時間： 2013-11-22

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  標簽： RFID 密集天線 切換電路

  上傳時間： 2013-12-06

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• FIFO的Verilog代碼免費下載

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  標簽： Verilog FIFO 代碼

  上傳時間： 2013-12-22

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