亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

您現在的位置是:蟲蟲下載站 > 資源下載 > VHDL/FPGA/Verilog > 基于VHDL(verilog)語言的UART的設計與實現。全面模仿AVR的UART功能

基于VHDL(verilog)語言的UART的設計與實現。全面模仿AVR的UART功能

  • 資源大小:2005 K
  • 上傳時間: 2017-09-20
  • 上傳用戶:heyuyutu
  • 資源積分:2 下載積分
  • 標      簽: UART verilog VHDL AVR

資 源 簡 介

基于VHDL(verilog)語言的UART的設計與實現。全面模仿AVR的UART功能,與AVR直接實現接口調試。資料全面完整。

相 關 資 源

主站蜘蛛池模板: 镇远县| 色达县| 北票市| 宜兴市| 炉霍县| 通化市| 馆陶县| 泉州市| 漳州市| 江西省| 庆元县| 炉霍县| 睢宁县| 涞水县| 林西县| 高台县| 甘孜| 桂平市| 山阴县| 福州市| 夏津县| 冕宁县| 隆林| 清镇市| 麻江县| 册亨县| 正安县| 玉屏| 乳源| 博野县| 札达县| 阜新| 梁平县| 鲁甸县| 南漳县| 通渭县| 娄底市| 崇州市| 灌阳县| 洪湖市| 鄂温|