組合邏輯單元設(shè)計(jì)電路，有8個(gè)功能！都是普通的邏輯運(yùn)算
資源簡(jiǎn)介：組合邏輯單元設(shè)計(jì)電路，有8個(gè)功能！都是普通的邏輯運(yùn)算
上傳時(shí)間： 2017-08-30
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資源簡(jiǎn)介： 為了使設(shè)計(jì)的多輸出組合邏輯電路達(dá)到最簡(jiǎn)，運(yùn)用復(fù)合卡諾圖化簡(jiǎn)多輸出函數(shù)，找出其各項(xiàng)的公共項(xiàng)，得到的表達(dá)式不一定是最簡(jiǎn)的，但是通過找公共項(xiàng)，使電路中盡量使用共用的邏輯門，從而減少電路整體的邏輯門，使電路簡(jiǎn)單。結(jié)果表明，利用復(fù)合卡諾圖化簡(jiǎn)后設(shè)...
上傳時(shí)間： 2013-12-23
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資源簡(jiǎn)介：基于遺傳算法的組合邏輯電路的自動(dòng)設(shè)計(jì)，依據(jù)給出的真值表，利用遺傳算法自動(dòng)生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)制約，因此采用硬件化設(shè)計(jì)具有重要的意義。為了證明基于FP...
上傳時(shí)間： 2014-01-08
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資源簡(jiǎn)介：VHDL教程 ppt版 緒論 第一章 VHDL基本結(jié)構(gòu) 第二章 VHDL語言元素 第三章 VHDL的描述風(fēng)格 第四章 VHDL的主要描述語句 第五章 組合邏輯電路設(shè)計(jì) 第六章 時(shí)序邏輯電路設(shè)計(jì)
上傳時(shí)間： 2013-12-21
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資源簡(jiǎn)介：算術(shù)邏輯運(yùn)算器單元ALU（74LS181）的工作原理。簡(jiǎn)單運(yùn)算器的的數(shù)據(jù)傳送通道。驗(yàn)算由74LS181等組合邏輯電路組成的運(yùn)算功能發(fā)生器運(yùn)算功能。
上傳時(shí)間： 2014-01-20
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資源簡(jiǎn)介：組合邏輯電路的設(shè)計(jì)和仿真組合邏輯電路的設(shè)計(jì)和仿真組合邏輯電路的設(shè)計(jì)和仿真
上傳時(shí)間： 2015-04-18
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資源簡(jiǎn)介：該文檔為基于Matlab的組合邏輯電路設(shè)計(jì)與仿真教程文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-02-19
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資源簡(jiǎn)介：·摘要：? 對(duì)10kV單元串聯(lián)式高壓變頻器的主電路拓?fù)浣Y(jié)構(gòu)及功率單元電路進(jìn)行了研究,分析了控制電路構(gòu)成原理.重點(diǎn)對(duì)模擬量控制電路進(jìn)行了設(shè)計(jì)及仿真,其功能是對(duì)高壓變頻器系統(tǒng)內(nèi)各類模擬信號(hào)進(jìn)行運(yùn)算處理,以滿足DSP的ADC部分的物理和邏輯要求.設(shè)計(jì)電路用于實(shí)際...
上傳時(shí)間： 2013-04-24
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資源簡(jiǎn)介：簡(jiǎn)單的組合邏輯設(shè)計(jì)教程，F(xiàn)PGA
上傳時(shí)間： 2013-10-27
上傳用戶：daguogai
資源簡(jiǎn)介：簡(jiǎn)單的組合邏輯設(shè)計(jì)教程，F(xiàn)PGA
上傳時(shí)間： 2013-11-09
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資源簡(jiǎn)介：代碼名稱：組合邏輯電路仿真器 代碼說明：組合邏輯電路仿真器 工具/平臺(tái)：VC++ 作者：上官晨寰 郵件地址：sgch1982@163.com
上傳時(shí)間： 2015-06-20
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資源簡(jiǎn)介：本書用組合邏輯的觀點(diǎn)了闡述算法語程序<組合數(shù)學(xué)的算法與程序設(shè)計(jì)>
上傳時(shí)間： 2013-12-21
上傳用戶：frank1234
資源簡(jiǎn)介：利用DSP芯片控制步進(jìn)電機(jī)的轉(zhuǎn)動(dòng)。 設(shè)計(jì)DSP外圍的等待邏輯電路、等待邏輯控制電路、步進(jìn)電機(jī)驅(qū)動(dòng)電路 設(shè)計(jì)步進(jìn)電動(dòng)機(jī)驅(qū)動(dòng)軟件 按照設(shè)計(jì)電路焊接電路板，調(diào)試、測(cè)試 按照軟件設(shè)計(jì)要求設(shè)計(jì)軟件，并且結(jié)合硬件電路調(diào)試、測(cè)試。 最終達(dá)到控制步進(jìn)電機(jī)轉(zhuǎn)動(dòng)目的
上傳時(shí)間： 2015-10-17
上傳用戶：xwd2010
資源簡(jiǎn)介：數(shù)字電路中的組合邏輯電路，看看，挺有用的。
上傳時(shí)間： 2016-04-30
上傳用戶：李夢(mèng)晗
資源簡(jiǎn)介：介紹數(shù)字電路中的組合邏輯電路，個(gè)人認(rèn)為挺不錯(cuò)的。
上傳時(shí)間： 2016-04-30
上傳用戶：ukuk
資源簡(jiǎn)介：一個(gè)利用task和電平敏感的always塊設(shè)計(jì)比較后重組信號(hào)的組合邏輯的實(shí)例。可以看到，利用task非常方便地實(shí)現(xiàn)了數(shù)據(jù)之間的交換，如果要用函數(shù)實(shí)現(xiàn)相同的功能是非常復(fù)雜的；另外，task也避免了直接用一般語句來描述所引起的不易理解和綜合時(shí)產(chǎn)生冗余邏輯等問題。
上傳時(shí)間： 2013-12-21
上傳用戶：WMC_geophy
資源簡(jiǎn)介：4bit ALU（運(yùn)算邏輯單元）的設(shè)計(jì) 給出了此次設(shè)計(jì)alu的輸入輸出結(jié)構(gòu)及相應(yīng)的位數(shù)。其中C0是一位的進(jìn)位輸入，A和B分別是4位的數(shù)據(jù)輸入，S0、S1、M分別為一位的功能選擇輸入信號(hào)；Cout是一位的進(jìn)位輸出，F(xiàn)是4為的運(yùn)算結(jié)果輸出。
上傳時(shí)間： 2013-12-09
上傳用戶：sevenbestfei
資源簡(jiǎn)介：這個(gè)文件包含了我前一段寫的關(guān)于3~8電梯控制的4-5個(gè)程序!并且附有比較詳細(xì)的注釋.準(zhǔn)確說這是一份課程設(shè)計(jì)報(bào)告.在最終版本的程序中對(duì)于FLEX10K系列器件只占用141個(gè)邏輯單元,頻率可達(dá)60多Mhz,選擇CycloneII器件可達(dá)260多Mhz.因?yàn)榘撕脦讉€(gè)程序,希望站長(zhǎng)不要...
上傳時(shí)間： 2016-12-03
上傳用戶：yzhl1988
資源簡(jiǎn)介：部分組合邏輯數(shù)字電路的VHDL代碼，包含必要的功能描述
上傳時(shí)間： 2014-01-01
上傳用戶：cjf0304
資源簡(jiǎn)介：用遺傳算法實(shí)現(xiàn)簡(jiǎn)單的組合邏輯電路（四輸入，任意輸出的組合邏輯）
上傳時(shí)間： 2017-04-10
上傳用戶：亞亞娟娟123
資源簡(jiǎn)介：電子技術(shù)基礎(chǔ)（第五版數(shù)字部分）康華光 課后習(xí)題解答 1 數(shù)字邏輯概論 2 邏輯代數(shù)與硬件語言描述 3 邏輯門電路 4 組合邏輯電路 5 鎖存器和觸發(fā)器 6 時(shí)序邏輯電路 7 存儲(chǔ)器 8 脈沖波形的變換與產(chǎn)生 9 數(shù)模與模數(shù)轉(zhuǎn)換器
上傳時(shí)間： 2017-08-02
上傳用戶：maizezhen
資源簡(jiǎn)介：詳盡介紹了VERILOG編程過程中的組合邏輯和時(shí)序邏輯設(shè)計(jì)方法，同時(shí)對(duì)仿真程序的編程和使用也做了完美的講解，便于快速學(xué)習(xí)掌握
上傳時(shí)間： 2013-12-11
上傳用戶：gdgzhym
資源簡(jiǎn)介：隔離串口模塊系列之隔離ch340單元的電路方案設(shè)計(jì)（pcb+原理圖）隔離串口模塊系列之隔離ch340單元的電路方案設(shè)計(jì)（pcb+原理圖）
上傳時(shí)間： 2021-12-27
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資源簡(jiǎn)介：門電路和組合邏輯電路，有需要的可以參考！
上傳時(shí)間： 2022-04-13
上傳用戶：qingfengchizhu
資源簡(jiǎn)介：能源和環(huán)境的雙重壓力、電子技術(shù)與控制理論的飛速發(fā)展使得柴油機(jī)控制能夠采用電子控制技術(shù)，并成為柴油機(jī)控制的研究熱點(diǎn)。本文針對(duì)我國內(nèi)燃機(jī)車牽引用的柴油機(jī)(12V240ZJ6E)，主要研究其電控單體泵的電子控制技術(shù)。實(shí)現(xiàn)了電控單體泵在實(shí)驗(yàn)臺(tái)上的電子控制，為最...
上傳時(shí)間： 2013-04-24
上傳用戶：xz85592677
資源簡(jiǎn)介：本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 ? 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步...
上傳時(shí)間： 2013-10-21
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資源簡(jiǎn)介：本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 ? 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步...
上傳時(shí)間： 2013-11-18
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資源簡(jiǎn)介：ewb仿真 數(shù)字邏輯課程設(shè)計(jì) 使用電腦EWB仿真技術(shù)，獨(dú)立完整地設(shè)計(jì)一定功能的電子電路
上傳時(shí)間： 2016-03-07
上傳用戶：zhuimenghuadie
資源簡(jiǎn)介：ewb仿真 數(shù)字邏輯課程設(shè)計(jì) 使用電腦EWB仿真技術(shù)，獨(dú)立完整地設(shè)計(jì)一定功能的電子電路
上傳時(shí)間： 2016-07-20
上傳用戶：hebmuljb
資源簡(jiǎn)介：此代碼能高速實(shí)算術(shù)邏輯單元的功能，適合risc_CPU的設(shè)計(jì)。若有不足，請(qǐng)多多包含。
上傳時(shí)間： 2016-12-31
上傳用戶：lmeeworm
