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it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8

  • 資源大小:32 K
  • 上傳時(shí)間: 2014-06-26
  • 上傳用戶:ll122644144
  • 資源積分:2 下載積分
  • 標(biāo)      簽: synthesize simulator modelsim verilog

資 源 簡(jiǎn) 介

it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which data entry is required.

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