出租車計(jì)費(fèi)器,VHDL實(shí)現(xiàn)，對學(xué)數(shù)字邏輯的同學(xué)有幫助的。
資源簡介：出租車計(jì)費(fèi)器,VHDL實(shí)現(xiàn)，對學(xué)數(shù)字邏輯的同學(xué)有幫助的。
上傳時間： 2017-03-04
上傳用戶：爺?shù)臍赓|(zhì)
資源簡介：本出租車計(jì)費(fèi)器要實(shí)現(xiàn)的功能是出租車按行駛里程收費(fèi)，起步費(fèi)為7.0元，行駛3公里后再按2元/公里計(jì)費(fèi)，車停時不計(jì)費(fèi)。能預(yù)置起步費(fèi)和每公里收費(fèi)，并能模擬汽車啟動、停止、車速等狀態(tài)。
上傳時間： 2013-12-09
上傳用戶：tzl1975
資源簡介：介紹了出租車計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡述了在EDA平臺上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程。論述了車型調(diào)整模塊、計(jì)程模塊、計(jì)費(fèi)模塊、譯碼動態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。
上傳時間： 2013-04-24
上傳用戶：zxc23456789
資源簡介：本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計(jì)方法，利用FPGA 的可編程性，簡潔而又多變的設(shè)計(jì)方法，縮短了研發(fā)周期，同時使出租車計(jì)費(fèi)器體積更小功能更強(qiáng)大。本設(shè)計(jì)不僅實(shí)現(xiàn)了出租車計(jì)費(fèi)器...
上傳時間： 2013-05-25
上傳用戶：wyc199288
資源簡介：本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計(jì)方法，利用FPGA 的可編程性，簡潔而又多變的設(shè)計(jì)方法，縮短了研發(fā)周期，同時使出租車計(jì)費(fèi)器體積更小功能更強(qiáng)大。本設(shè)計(jì)不僅實(shí)現(xiàn)了出租車計(jì)費(fèi)器...
上傳時間： 2013-08-02
上傳用戶：sardinescn
資源簡介：摘要：介紹了基于UPD78Foo34單片機(jī)和模塊式結(jié)構(gòu)的出租車計(jì)費(fèi)器的硬件和軟件設(shè)計(jì)方法，討論了UPD78F0034單片機(jī)的主要特點(diǎn)；介紹了該單片機(jī)和PC機(jī)串行通信的硬件連接方法；同時給出了采用單、雙信號防作弊技術(shù)來防止計(jì)費(fèi)器作弊的具體實(shí)現(xiàn)方法。關(guān)鍵詞：出租車計(jì)...
上傳時間： 2014-01-24
上傳用戶：LouieWu
資源簡介：用VHDL編寫的一個出租車計(jì)費(fèi)器，起步6元計(jì)2公里，此后每半公里計(jì)0.8元，停車等待每2.5分計(jì)0.8元。通過仿真，但未下載到CPLD測試
上傳時間： 2013-12-24
上傳用戶：caixiaoxu26
資源簡介：《出租車計(jì)費(fèi)器》絕對好用的EDA程序！已經(jīng)通過測試！VHDL語言編寫
上傳時間： 2015-10-25
上傳用戶：hj_18
資源簡介：用VHDL編寫的一個出租車計(jì)費(fèi)器，起步6元計(jì)2公里，此后每半公里計(jì)0.8元，停車等待每2.5分計(jì)0.8元。通過仿真，但未下載到CPLD測試
上傳時間： 2016-06-18
上傳用戶：asddsd
資源簡介：出租車計(jì)費(fèi)系統(tǒng)的 實(shí)現(xiàn)，已物理驗(yàn)證。程序簡潔。
上傳時間： 2015-05-18
上傳用戶：moshushi0009
資源簡介：用51系列單片機(jī)設(shè)計(jì)的一個出租車計(jì)費(fèi)器。
上傳時間： 2013-12-27
上傳用戶：鳳臨西北
資源簡介：摘 要：以上海地區(qū)的出租車計(jì)費(fèi)器為例，利用Verilog HDL語言設(shè)計(jì)了出租車計(jì)費(fèi)器，使其具有時間 顯示、計(jì)費(fèi)以及模擬出租車啟動、停止、復(fù)位等功能，并設(shè)置了動態(tài)掃描電路顯示車費(fèi)和對應(yīng)時間，顯示 了硬件描述語言Verilog—HDL設(shè)計(jì)數(shù)字邏輯電路的優(yōu)越性。源程...
上傳時間： 2014-12-06
上傳用戶：bakdesec
資源簡介：基于CPLD／FPGA的出租車計(jì)費(fèi)器
上傳時間： 2016-03-09
上傳用戶：hakim
資源簡介：出租車計(jì)費(fèi)器 硬件描述語言 出租車計(jì)費(fèi)器 MAX+PLUS軟件 數(shù)字系統(tǒng)
上傳時間： 2014-01-02
上傳用戶：hjshhyy
資源簡介：比較完整功能的出租車計(jì)費(fèi)器，可以分屏顯示單價、路程、總價、時間等等，
上傳時間： 2016-08-01
上傳用戶：xcy122677
資源簡介：出租車計(jì)費(fèi)器 課程設(shè)計(jì)報告 詳細(xì)介紹其工作原理及工作過程
上傳時間： 2017-01-24
上傳用戶：xz85592677
資源簡介：出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì) 2.1 出租車計(jì)費(fèi)器工作原理 實(shí)際中出租車的計(jì)費(fèi)工作原理一般分成3個階段： （1）車起步開始計(jì)費(fèi)。首先顯示起步價（本次設(shè)計(jì)起步費(fèi)為7.00元）,車在行駛3 km以內(nèi)，只收起步價7.00元。 （2）車行駛超過3 km后,按每公里2...
上傳時間： 2017-05-28
上傳用戶：ynwbosss
資源簡介：出租車計(jì)費(fèi)器系統(tǒng)。起步價，3km后按1.2元/km計(jì)算，當(dāng)計(jì)費(fèi)器達(dá)到20元時，每千米加收50 的車費(fèi)。車停止和暫停時不計(jì)費(fèi)。
上傳時間： 2017-07-28
上傳用戶：kristycreasy
資源簡介：該系統(tǒng)利用VHDL語言、PLD設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng)，以MAX+PLUSⅡ軟件作為開發(fā)平臺，設(shè)計(jì)了出租車計(jì)費(fèi)器系統(tǒng)程序并進(jìn)行了程序仿真。使其實(shí)現(xiàn)計(jì)費(fèi)以及預(yù)置和模擬汽車啟動、停止、暫停等功能，并動態(tài)掃描顯示車費(fèi)數(shù)目。
上傳時間： 2017-08-30
上傳用戶：kernaling
資源簡介：基于VHDL語言的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)，在muxplus上開發(fā)實(shí)現(xiàn)。實(shí)現(xiàn)基本的出租車記費(fèi)器開發(fā)
上傳時間： 2013-12-31
上傳用戶：silenthink
資源簡介：利用VHDL 語言設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng), 使其實(shí)現(xiàn)計(jì)費(fèi)以及預(yù)置和模擬汽車啟動、停止、暫停等功能, 并設(shè)計(jì)動態(tài)掃描電路顯示車費(fèi)數(shù)目, 突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)。此程序通過下載到特定芯片后, 可應(yīng)用于實(shí)際的出租車計(jì)費(fèi)系統(tǒng)...
上傳時間： 2017-05-22
上傳用戶：變形金剛
資源簡介：本文具體介紹了怎樣利用Intel公司的8051單片機(jī)設(shè)計(jì)和實(shí)現(xiàn)一款低成本的可配置性的單路電話計(jì)費(fèi)器。
上傳時間： 2014-01-18
上傳用戶：shawvi
資源簡介：用VHDL實(shí)現(xiàn)雙向移位寄存器 仿真環(huán)境MAXPLUS-II，QUARTUS-
上傳時間： 2015-04-03
上傳用戶：wab1981
資源簡介：VHDL電子搶答器的實(shí)現(xiàn)。有多個文件，主控件是用圖行實(shí)現(xiàn)。其余各功能模塊用VHDL實(shí)現(xiàn)
上傳時間： 2013-12-09
上傳用戶：蠢蠢66
資源簡介：1.AD0809轉(zhuǎn)換器的VHDL實(shí)現(xiàn) 2.用狀態(tài)機(jī)來實(shí)現(xiàn)不同狀態(tài)的動態(tài)切換，思路明晰簡單實(shí)現(xiàn)。 3.內(nèi)含注釋，易于修改和理解 4.對數(shù)碼管的動態(tài)掃描,顯示
上傳時間： 2014-01-06
上傳用戶：123456wh
資源簡介：計(jì)費(fèi)器設(shè)計(jì)中速度控制模塊、里程計(jì)數(shù)模塊、計(jì)費(fèi)計(jì)數(shù)模塊VHDL源代碼
上傳時間： 2015-10-08
上傳用戶：q123321
資源簡介：CPU外圍IC地址譯碼及讀寫寄存器的VHDL實(shí)現(xiàn)
上傳時間： 2015-10-30
上傳用戶：haoxiyizhong
資源簡介：相位比較器的VHDL實(shí)現(xiàn)程序，現(xiàn)行的相位比較器結(jié)構(gòu)往往十分復(fù)雜，難于實(shí)現(xiàn)。而在一些對精度要求不是很高的領(lǐng)域，簡單靈活的相位比較算法有著廣闊的市場。
上傳時間： 2015-12-02
上傳用戶：wangchong
資源簡介：基于VHDL語言的出租車計(jì)費(fèi)源代碼及仿真
上傳時間： 2013-12-22
上傳用戶：ggwz258
資源簡介：VHDL實(shí)現(xiàn)的奇偶校驗(yàn)功能模塊和一個外設(shè)配置寄存器的設(shè)計(jì)實(shí)例。
上傳時間： 2016-02-16
上傳用戶：wfl_yy
