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  標(biāo)簽： Verilog HDL 實(shí)現(xiàn)時(shí)鐘 分

  上傳時(shí)間： 2013-12-26

  上傳用戶：Amygdala

• 用Verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

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  標(biāo)簽： Verilog HDL 頻率 分頻器

  上傳時(shí)間： 2014-01-07

  上傳用戶：alan-ee

• 數(shù)字時(shí)鐘顯示模塊,用Verilog HDL 實(shí)現(xiàn)免費(fèi)下載

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  標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 顯示模塊

  上傳時(shí)間： 2016-03-03

  上傳用戶：yiwen213

• 用Verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。免費(fèi)下載

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  標(biāo)簽： Verilog HDL 曼徹斯特 編碼器

  上傳時(shí)間： 2013-12-23

  上傳用戶：lifangyuan12

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  標(biāo)簽： Controller Verilog Master HDL

  上傳時(shí)間： 2014-01-04

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• 用Verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼免費(fèi)下載

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  標(biāo)簽： Verilog HDL 曼徹斯特編碼 源碼

  上傳時(shí)間： 2013-12-29

  上傳用戶：lhc9102

• 用Verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： Verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-28

  上傳用戶：ouyangtongze

• 用Verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： Verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-31

  上傳用戶：zhouchang199

• 用Verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

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  標(biāo)簽： Verilog 1553B HDL 航空電子

  上傳時(shí)間： 2016-05-19

  上傳用戶：許小華

• 用Verilog HDL實(shí)現(xiàn)的VGA顯示彩條信號(hào)免費(fèi)下載

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  標(biāo)簽： Verilog HDL VGA 信號(hào)

  上傳時(shí)間： 2016-06-29

  上傳用戶：yangbo69

• 用Verilog HDL實(shí)現(xiàn)了83編碼器.免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)了83編碼器.

  標(biāo)簽： Verilog HDL 編碼器

  上傳時(shí)間： 2016-07-15

  上傳用戶：731140412

• 這是一篇介紹用Verilog語(yǔ)言實(shí)現(xiàn)viterbi譯碼和rake接收機(jī)的文章免費(fèi)下載

  資源簡(jiǎn)介：這是一篇介紹用Verilog語(yǔ)言實(shí)現(xiàn)viterbi譯碼和rake接收機(jī)的文章，實(shí)用性很強(qiáng)的，在這里也感謝這篇文章的作著

  標(biāo)簽： Verilog viterbi rake 語(yǔ)言

  上傳時(shí)間： 2016-09-19

  上傳用戶：yuchunhai1990

• 用Verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)

  標(biāo)簽： Verilog HDL 狀態(tài)

  上傳時(shí)間： 2014-01-22

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• Verilog HDL實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： Verilog HDL I2C

  上傳時(shí)間： 2013-11-07

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• Verilog HDL實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： Verilog HDL I2C

  上傳時(shí)間： 2013-11-05

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• 用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)能顯示時(shí)、分、秒的時(shí)鐘：可分別進(jìn)行時(shí)和分的手動(dòng)校正；12小時(shí)、24小時(shí)計(jì)時(shí)制可選免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)能顯示時(shí)、分、秒的時(shí)鐘：可分別進(jìn)行時(shí)和分的手動(dòng)校正；12小時(shí)、24小時(shí)計(jì)時(shí)制可選，12小時(shí)制時(shí)有上下午指示；當(dāng)計(jì)時(shí)到預(yù)定時(shí)間（此時(shí)間可手動(dòng)設(shè)置）時(shí)，揚(yáng)聲器發(fā)出鬧鈴信號(hào)，鬧鈴時(shí)間為10秒，可提前終止鬧鈴。

  標(biāo)簽： VHDL 分 語(yǔ)言 時(shí)鐘

  上傳時(shí)間： 2014-01-05

  上傳用戶：hn891122

• 本文件提供了用Verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡(jiǎn)介：本文件提供了用Verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： Verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• 這是關(guān)于2分頻的vHDL實(shí)現(xiàn)和Verilog HDL實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：這是關(guān)于2分頻的vHDL實(shí)現(xiàn)和Verilog HDL實(shí)現(xiàn)，都已經(jīng)仿真驗(yàn)證了其正確性，大家可以對(duì)比參考。

  標(biāo)簽： Verilog vHDL HDL 分頻

  上傳時(shí)間： 2014-10-27

  上傳用戶：lwwhust

• 用VHADL和Verilog HDL實(shí)現(xiàn)帶進(jìn)位的8位加減法器。免費(fèi)下載

  資源簡(jiǎn)介：用VHADL和Verilog HDL實(shí)現(xiàn)帶進(jìn)位的8位加減法器。

  標(biāo)簽： Verilog VHADL HDL 8位

  上傳時(shí)間： 2016-07-12

  上傳用戶：bruce

• 用Verilog HDL 寫(xiě)的時(shí)鐘程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL 寫(xiě)的時(shí)鐘程序，在DE2上實(shí)現(xiàn)了。

  標(biāo)簽： Verilog HDL 時(shí)鐘程序

  上傳時(shí)間： 2017-07-11

  上傳用戶：tyler

• 減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能免費(fèi)下載

  資源簡(jiǎn)介：減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖...

  標(biāo)簽： Verilog 計(jì)數(shù)器 HDL 減

  上傳時(shí)間： 2015-03-28

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• 用cpld實(shí)現(xiàn)曼徹斯特編碼 用Verilog HDL進(jìn)行曼徹斯特編碼免費(fèi)下載

  資源簡(jiǎn)介：用cpld實(shí)現(xiàn)曼徹斯特編碼 用Verilog HDL進(jìn)行曼徹斯特編碼，用于通信中

  標(biāo)簽： Verilog cpld HDL 曼徹斯特編碼

  上傳時(shí)間： 2015-05-02

  上傳用戶：chenbhdt

• Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

  標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2015-07-18

  上傳用戶：yulg

• 用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能，有計(jì)時(shí)，計(jì)分，報(bào)警等功能。

  標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言 搶答器

  上傳時(shí)間： 2015-11-25

  上傳用戶：1427796291

• 用Verilog HDL寫(xiě)的數(shù)字時(shí)鐘,已經(jīng)在開(kāi)發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL寫(xiě)的數(shù)字時(shí)鐘,已經(jīng)在開(kāi)發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

  標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 開(kāi)發(fā)板

  上傳時(shí)間： 2013-12-03

  上傳用戶：lnnn30

• actel A3P250 fpga用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡(jiǎn)介：actel A3P250 fpga用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： Verilog A3P250 actel fpga

  上傳時(shí)間： 2013-12-23

  上傳用戶：aa17807091

• 是幾個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡(jiǎn)介：是幾個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等），對(duì)想學(xué)習(xí)這個(gè)語(yǔ)言的朋友很有幫助！

  標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2016-05-22

  上傳用戶：ouyangtongze

• 用FPGA Verilog HDL實(shí)現(xiàn)千兆以太網(wǎng)MAC。免費(fèi)下載

  資源簡(jiǎn)介：用FPGA Verilog HDL實(shí)現(xiàn)千兆以太網(wǎng)MAC。

  標(biāo)簽： Verilog FPGA HDL MAC

  上傳時(shí)間： 2014-01-12

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• 這是我用Verilog HDL語(yǔ)言寫(xiě)的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.免費(fèi)下載

  資源簡(jiǎn)介：這是我用Verilog HDL語(yǔ)言寫(xiě)的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

  標(biāo)簽： Verilog booth HDL 家

  上傳時(shí)間： 2013-11-29

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• 16階FIR濾波器--本設(shè)計(jì)用Verilog HDL語(yǔ)言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！免費(fèi)下載

  資源簡(jiǎn)介：16階FIR濾波器--本設(shè)計(jì)用Verilog HDL語(yǔ)言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！

  標(biāo)簽： Verilog FIR HDL 濾波器

  上傳時(shí)間： 2016-11-26

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