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基于verilog的fir濾波器設計

  • 資源大小:4 K
  • 上傳時間: 2013-11-26
  • 上傳用戶:gxjun686
  • 資源積分:2 下載積分
  • 標      簽: verilog fir 濾波器設計

資 源 簡 介

基于verilog的fir濾波器設計,用的并行結構。在前面基礎上加入四級流水(加法器,并行乘法器,乘法結果相加兩級),通過驗證。

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